JP4973654B2 - 半導体装置 - Google Patents

Description

本発明は、半導体基板上に複数の回路ブロックが形成された半導体装置に関し、特に、その半導体基板の構造に関するものである。

半導体集積回路、例えば、シリコン集積回路においては、１つのシリコン基板上に様々な機能を有する回路ブロックが集積される。

ここで、回路ブロックとは、半導体基板上において配線により接続された２つ以上の回路素子を含む領域である。

また、回路素子には、ＭＯＳトランジスタ、ダイオード、抵抗、インダクタ、容量などが含まれる。

回路ブロックは、デジタル回路ブロックとアナログ回路ブロックとに分類される。

ここで、デジタル回路ブロックとは、回路ブロック内で扱う信号レベルが１を表す信号と、０を表す信号との２種のみである回路ブロックであり、アナログ回路ブロックとは、回路ブロック内で扱う信号レベルが３種以上である回路ブロックとする。

半導体基板、例えば、シリコン基板は導電性を有するため、各回路ブロックを構成する素子の間においては、半導体基板を介して、相互に信号が伝播する。

特に、アナログ回路ブロックとデジタル回路ブロックとを同一シリコン基板上に集積する場合、デジタル回路ブロックからの漏れ信号がシリコン基板を介してアナログ回路ブロックに伝わると、この漏れ信号はクロストークノイズとなる。一般に、アナログ回路はデジタル回路よりもノイズ耐性が小さいために、クロストークノイズがアナログ回路ブロックに伝わると、アナログ回路ブロックが誤動作を引き起こす可能性が高い。

このクロストークノイズの伝播は、シリコン基板の抵抗値が小さいほど起こりやすくなり、シリコン基板の抵抗値が大きいほど起こりにくくなる。このため、クロストークノイズを低減するためには、シリコン基板の抵抗値を高めることが望ましい。

しかしながら、シリコン基板の抵抗値が高いと、ＭＯＳＦＥＴにおいては、ラッチアップが起こりやすくなり、さらに、静電気によるトランジスタの破壊（ＥＳＤ）も起こりやすくなる。

このため、デジタル回路にとってはシリコン基板の抵抗値は低いことが望ましい。すなわち、シリコン基板の抵抗値に対する要求はデジタル回路とアナログ回路とでは異なる。

デジタル回路とアナログ回路とを１つのシリコン基板に集積する場合、一般には、シリコン基板の大部分のブロックはデジタル回路ブロックであるため、シリコン基板の抵抗値はデジタル回路に都合が良いように設定される。すなわち、シリコン基板の抵抗値は低く設定される。このため、アナログ回路は大きなクロストークノイズに晒されることになる。

アナログ回路とデジタル回路とを同一シリコン基板上に集積する場合において、クロストークノイズを低減しつつ、ラッチアップや静電破壊を防止するためには、シリコン基板の抵抗値をシリコン基板の場所によって変化させることが有効である。

しかしながら、シリコン基板は数１００μｍの厚みを有しているため、シリコン集積回路用のイオン注入や不純物拡散などの方式によっては、シリコン基板の表面から１０μｍ程度の深さまでしか抵抗値を変化させることができない。このため、ラッチアップや静電破壊を効果的に防止することは不可能である。

これに対して、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｖｏｌ．４８ Ｎｏ．５，２００１，ｐｐ９２８−９３４（非特許文献１）においては、高エネルギーの水素イオン注入による高抵抗化方法が提案されている。

図１７は、シリコン基板１１と、シリコン基板１１上に形成された配線層１２とを有する半導体装置１０の断面図である。

上記文献において提案されている高抵抗化方法においては、図１７に示すように、高抵抗化させる領域１７以外の領域を覆う遮蔽板１６を配線層１２の上方に配置する。

次いで、半導体装置１０に対してイオン１５を注入する。高抵抗化領域１７以外の領域においては、遮蔽板１６によりイオン１５が遮蔽されるため、イオン１５は半導体装置１０には到達しない。

これに対して、高抵抗化領域１７は遮蔽板１６には覆われていないため、イオン１５は配線層１２を通過してシリコン基板１１に到達し、シリコン基板１１内に高抵抗化領域１７を形成する。

また、ＩＥＤＭ Ｔｅｃｈ．，１９９８，ｐｐ２１３−２１６（非特許文献２）においては、シリコン基板に絶縁物を充填する方法が提案されている。

図１８は、シリコン基板２１と、シリコン基板２１上に形成された配線層２２とを有する半導体装置２０の断面図である。

上記文献において提案されている方法においては、図１８に示すように、シリコン基板２１の表面にエッチングにより溝を形成し、その溝を絶縁物２３で充填する。メタル配線２４は、配線層２２内において、絶縁物２３の上方に配置される。

また、特開平８−２２２６９５号公報（特許文献１）においては、シリコン基板に溝を形成する方法が提案されている。

図１９は、シリコン基板３１と、シリコン基板３１上に形成された配線層３２と、配線層３２上に形成されたインダクタ配線３３と、を有する半導体装置３０の断面図である。

上記公報に提案されている方法においては、図１９に示すように、インダクタ配線３３の周囲においてシリコン基板１に到達する溝３４が形成される。
特開平８−２２２６９５号公報 ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｖｏｌ．４８ Ｎｏ．５，２００１，ｐｐ９２８−９３４ ＩＥＤＭ Ｔｅｃｈ．，１９９８，ｐｐ２１３−２１６

図１７に示した方法によれば、シリコン基板１１の内部にまでイオン１５を到達させるために、特殊なイオン加速装置が必要となる。

さらに、イオン１５を所定の領域にのみ注入するためには、遮蔽板１７でイオン１５を遮蔽する必要があることから、シリコン基板１１面内での場所によるイオン１５の打ち分けは難しいといった問題点があった。

また、図１８に示した方法によれば、シリコン基板２１のエッチングされた領域の上にメタル配線２４を形成するために、エッチングされた領域を絶縁物２３で充填する必要があるが、エッチングされた領域を絶縁物２３で完全に充填するために掘り込む深さが制限され、シリコン基板２１の１０μｍ程度の深さまでしか抵抗値を変化させることはできなかった。

図１９に示した方法によれば、インダクタ配線３３の周囲のみに溝３４を形成しているので、クロストークノイズを十分に低減することはできないという問題点があった。

本発明は、以上のような問題点に鑑みてなされたものであり、半導体基板上に形成された回路ブロック間のクロストークノイズ、特に、アナログ回路がデジタル回路から受けるクロストークノイズを低減し、誤動作を防止することができる半導体装置を提供することを目的とする。

この目的を達成するため、本発明は、半導体基板と、それぞれが前記半導体基板上に形成された配線層を備える複数の回路ブロックと、前記回路ブロック間を電気的に接続する回路ブロック間配線と、を備える半導体装置において、前記回路ブロック間配線が形成されていない領域において、前記配線層を貫通し、前記半導体基板の内部に到達する溝が形成されており、前記溝の前記半導体基板の内部における深さは１０μｍ以上であり、前記半導体基板の内部における前記溝の体積が前記配線層の内部における前記溝の体積よりも大きいことを特徴とする半導体装置を提供する。

本発明に係る半導体装置においては、前記溝の前記半導体基板の内部における深さは５０μｍ以上であることが好ましい。

さらに、本発明は、半導体基板と、それぞれが前記半導体基板上に形成された配線層を備える複数の回路ブロックと、前記回路ブロック間を電気的に接続する回路ブロック間配線と、を備える半導体装置において、前記回路ブロック間配線が形成されていない領域において、前記配線層を貫通し、前記半導体基板の内部に到達する溝が形成されており、前記溝の前記半導体基板の内部における深さは前記半導体基板の厚さの１／２よりも大きいことを特徴とする半導体装置を提供する。

本発明に係る半導体装置においては、前記溝の前記半導体基板の内部における深さは前記半導体基板の厚さの９／１０よりも大きいことが好ましい。

さらに、本発明は、半導体基板と、それぞれが前記半導体基板上に形成された配線層を備える複数の回路ブロックと、前記回路ブロック間を電気的に接続する回路ブロック間配線と、を備える半導体装置において、前記複数の回路ブロック間のクロストークノイズを低減するために、前記回路ブロック間配線が形成されていない領域において、前記配線層及び前記半導体基板を貫通する溝が形成されていることを特徴とする半導体装置を提供する。

さらに、本発明は、半導体基板と、それぞれが前記半導体基板上に形成された配線層を備える複数の回路ブロックと、前記回路ブロック間を電気的に接続する回路ブロック間配線と、を備える半導体装置において、前記回路ブロック間配線が形成されていない領域において、前記配線層の表面から前記配線層を貫通し、前記半導体基板の内部に到達する溝と、前記半導体基板の裏面から、前記溝と干渉しない範囲内において、前記溝に向かって延びる第二溝と、が形成されていることを特徴とする半導体装置を提供する。

本発明に係る半導体装置においては、前記半導体基板の厚さは１００μｍ以下であることが好ましい。

本発明に係る半導体装置においては、前記回路ブロックには、少なくとも一つのアナログ回路ブロックと少なくとも一つのデジタル回路ブロックが含まれており、前記溝は前記アナログ回路ブロックと前記デジタル回路ブロックとの間に形成されていることが好ましい。

本発明に係る半導体装置においては、前記回路ブロック間配線は前記半導体装置内には形成しないことが好ましい。

前記回路ブロック間配線は、例えば、前記回路ブロック間を電気的に接続するボンディングワイヤからなる。

本発明に係る半導体装置においては、前記回路ブロックの各々の前記配線層の内部には、前記溝に面して、不純物が前記配線層に侵入することを防止するシールリングが形成されていることが好ましい。

前記シールリングは、例えば、前記溝の深さ方向に配置された複数のメタル配線層と、隣接する前記メタル配線層を相互に電気的に接続するビアと、からなる。前記メタル配線層の各々は前記溝に平行に延びるものであり、かつ、前記回路ブロック内の信号配線とは電気的に絶縁されている。

本発明に係る半導体装置においては、前記シールリングは前記回路ブロックの各々の周囲を全て囲うことが好ましい。

本発明に係る半導体装置においては、前記溝の内壁及び底面を覆う絶縁膜を有することが好ましい。

前記絶縁膜は、例えば、シリコン酸化膜またはシリコン窒化膜からなる。

前記半導体基板の内部における前記溝の体積が前記配線層の内部における前記溝の体積よりも大きいことが好ましい。

前記配線層の内部における前記溝の内壁は前記半導体基板の法線に対して平行であり、前記半導体基板の内部における前記溝の内壁の少なくとも一部は前記半導体基板の法線に対して傾斜していることが好ましい。

前記半導体基板の内部における前記溝の縦断面形状は、例えば、六角形とすることができる。

本発明に係る半導体装置においては、回路ブロック間配線が形成されていない領域において、配線層を貫通し、半導体基板の内部に到達する溝が形成される。この溝により、回路ブロック間のクロストークノイズを低減することが可能である。

特に、アナログ回路とデジタル回路との間に溝を形成することにより、アナログ回路がデジタル回路から受けるクロストークノイズを低減させることができ、アナログ回路ひいては半導体装置の誤動作を防止することができる。

さらに、溝の上部にはメタル配線を形成しないので、溝を埋める必要はない。このため、溝を埋める場合よりも深い溝を掘ることができる。

さらに、メタル配線を用いずに回路ブロック間の電気的接続を行うことにより、回路ブロックの周囲全体に溝を形成することができ、クロストークノイズの低減効果を高めることができる。

また、回路ブロックの各々の配線層の内部に、溝に面して、シールリングを形成することにより、水分その他の不純物が配線層に侵入することを防止することができ、半導体装置の寿命を延ばすことができる。

また、溝の露出部分である内壁及び底面をシリコン酸化膜、シリコン窒化膜または有機物からなる絶縁膜で覆うことにより、半導体基板の露出領域から半導体基板の内部への不純物の侵入を阻止することができ、半導体装置の寿命を延ばすことができる。

図１（Ａ）は本発明の一実施形態に係る半導体装置の平面図であり、図１（Ｂ）は図１（Ａ）のＩＢ−ＩＢ線における断面図である。 図２（Ａ）乃至図２（Ｅ）は本発明の一実施形態に係る半導体装置の製造方法における各製造工程を示す断面図である。 図３は、本発明の一実施形態に係る半導体装置の効果を検証するための模式的な半導体装置の断面図である。 図４は、図３に示す半導体装置において、溝の深さＤを変化させたときに、電極Ｔ１と電極Ｔ２との間を流れる基板電流の変化を表したグラフである。 図５は、本発明の一実施形態に係る半導体装置の効果を検証するための模式的な半導体装置の断面図である。 図６は、図５に示す半導体装置において、溝の深さＤを変化させたときに、電極Ｔ１と電極Ｔ２との間を流れる基板電流の変化を表したグラフである。 図７（Ａ）は本発明の第１の実施例に係る半導体装置の平面図であり、図７（Ｂ）は図７（Ａ）のＶＩＩＢ−ＶＩＩＢ線における断面図である。 図８（Ａ）は本発明の第２の実施例に係る半導体装置の平面図であり、図８（Ｂ）は図８（Ａ）のＶＩＩＩＢ−ＶＩＩＩＢ線における断面図である。 図９は本発明の第３の実施例に係る半導体装置の断面図である。 図１０（Ａ）は本発明の第４の実施例に係る半導体装置の平面図であり、図１０（Ｂ）は図１０（Ａ）のＸＢ−ＸＢ線における断面図である。 図１１は本発明の第５の実施例に係る半導体装置の平面図である。 図１２（Ａ）は本発明の第６の実施例に係る半導体装置の平面図であり、図１２（Ｂ）は図１２（Ａ）のＸＩＩＢ−ＸＩＩＢ線における断面図である。 図１３（Ａ）は本発明の第７の実施例に係る半導体装置の平面図であり、図１３（Ｂ）は図１３（Ａ）のＸＩＩＩＢ−ＸＩＩＩＢ線における断面図である。 図１４は本発明の第８の実施例に係る半導体装置の断面図である。 図１５は本発明の第９の実施例に係る半導体装置の断面図である。 図１６は本発明の第１０の実施例に係る半導体装置の断面図である。 従来の半導体装置の断面図である。 従来の半導体装置の断面図である。 従来の半導体装置の断面図である。

符号の説明

１００ 本発明の一実施形態に係る半導体装置
１０１ シリコン基板
１０２、１０２Ａ、１０２Ｂ 配線層
１０３ アナログ回路ブロック
１０４ デジタル回路ブロック
１０５ 溝
１０６ メタル配線
１０７Ａ、１０７Ｂ パッド
１０８ 絶縁膜
１１０ 第１の実施例に係る半導体装置
１１１ 第一回路ブロック
１１２ 第二回路ブロック
１２０ 第２の実施例に係る半導体装置
１３０ 第３の実施例に係る半導体装置
１３１ 第二溝
１４０ 第４の実施例に係る半導体装置
１５０ 第５の実施例に係る半導体装置
１５１ ボンディングワイヤ
１６０ 第６の実施例に係る半導体装置
１６１ シールリング
１６２ メタル配線層
１６３ ビア
１７０ 第７の実施例に係る半導体装置
１８０ 第８の実施例に係る半導体装置
１９０ 第９の実施例に係る半導体装置
１９１ 絶縁膜
２００ 第１０の実施例に係る半導体装置

以下、本発明の実施の形態を図面に基づいて説明する。なお、本実施形態は本発明を実施するための一形態に過ぎず、本発明は本実施形態によって限定されるものではない。

図１（Ａ）は本発明の一実施形態に係る半導体装置１００の平面図であり、図１（Ｂ）は図１（Ａ）のＩＢ−ＩＢ線における断面図である。

図１（Ａ）に示すように、本実施形態に係る半導体装置１００は、シリコン基板１０１と、シリコン基板１０１上に形成されたアナログ回路ブロック１０３と、シリコン基板１０１上に形成されたデジタル回路ブロック１０４と、アナログ回路ブロック１０３とデジタル回路ブロック１０４とを電気的に接続するメタル配線１０６と、から構成されている。

図１（Ｂ）に示すように、アナログ回路ブロック１０３は、シリコン基板１０１上に形成されたトランジスタ（図示せず）と、トランジスタを覆うようにシリコン基板１０１上に形成された絶縁物からなる配線層１０２Ａと、配線層１０２Ａ上に配置され、トランジスタと電気的に連通しているパッド１０７Ａと、からなり、デジタル回路ブロック１０４は、シリコン基板１０１上に形成されたトランジスタ（図示せず）と、トランジスタを覆うようにシリコン基板１０１上に形成された絶縁物からなる配線層１０２Ｂと、配線層１０２Ｂ上に配置され、トランジスタと電気的に連通しているパッド１０７Ｂと、からなる。

なお、図１（Ａ）においてはメタル配線１０６を図示してあるが、実際には、メタル配線１０６は配線層１０２Ａ及び１０２Ｂの内部において形成されており、外部には露出していない。

図１（Ａ）に示すように、シリコン基板１０１上において、アナログ回路ブロック１０３は、シリコン基板１０１の一つのコーナーを含む四角形状に形成され、デジタル回路ブロック１０４はアナログ回路ブロック１０３の周囲を囲むＬ字型形状に形成されている。

図１（Ａ）に示すように、シリコン基板１０１上のアナログ回路ブロック１０３とデジタル回路ブロック１０４との間には、配線層１０２Ａ、１０２Ｂを貫通し、シリコン基板１０１の内部に到達する溝１０５が形成されている。

溝１０５は配線層１０２Ａ、１０２Ｂ内において、メタル配線１０６が形成されていない領域のみに形成されている。すなわち、溝１０５はメタル配線１０６と干渉しないように形成されている。

溝１０５のシリコン基板１０１の内部における深さは１５μｍに設定されている。

さらに、溝１０５の内壁及び底面を含むシリコン基板１０１の全面は絶縁膜１０８で覆われている。なお、パッド１０７Ａ、１０７Ｂのみは絶縁膜１０８では覆われてはおらず、パッド１０７Ａ、１０７Ｂは外部に露出している。

図２（Ａ）乃至図２（Ｅ）は本実施形態に係る半導体装置１００の製造方法における各製造工程を示す断面図である。

以下、図２（Ａ）乃至図２（Ｅ）を参照して、本実施形態に係る半導体装置１００の製造方法を説明する。

まず、図２（Ａ）に示すように、シリコン基板１０１上にアナログ回路ブロック１０３及びデジタル回路ブロック１０４を構成するトランジスタ（図示せず）を形成し、さらに、シリコン基板１０１上に配線層１０２を形成し、トランジスタを覆う。

さらに、配線層１０２上にアナログ回路ブロック１０３用のパッド１０７Ａ及びデジタル回路ブロック１０４用のパッド１０７Ｂを形成する。

なお、アナログ回路ブロック１０３とデジタル回路ブロック１０４とは、配線層１０２の内部に形成されたメタル配線１０６を介して相互に電気的に接続されている。

次いで、図２（Ｂ）に示すように、メタル配線１０６が形成されていない領域が開口しているマスク（図示せず）を用いて、配線層１０２をエッチングする。これにより、メタル配線１０６が形成されていない領域において、配線層１０２を貫通する溝１０５Ａが形成される。

次いで、図２（Ｃ）に示すように、溝１０５Ａを始点として、シリコン基板１０１を必要な深さだけエッチングし、シリコン基板１０１の内部に到達する溝１０５を形成する。

溝１０５のシリコン基板１０１の内部における深さは１０μｍ以上、例えば、１５μｍになるように溝１０５は形成される。

次いで、図２（Ｄ）に示すように、図２（Ｃ）に示す段階まで形成された半導体装置の全面に絶縁膜１０８を塗布する。

次いで、図２（Ｅ）に示すように、フォトリソグラフィー及びエッチングにより、パッド１０７Ａ、１０７Ｂを覆っている絶縁膜１０８を除去する。これにより、絶縁膜１０８は、パッド１０７Ａ、１０７Ｂ以外の領域において、溝１０５の内壁及び底面を含むシリコン基板１０１の全面を覆う。

図３及び図５は、本実施形態に係る半導体装置１００の効果を検証するための模式的な半導体装置の断面図である。

図３に示す半導体装置においては、シリコン基板１０１上に４つの電極Ｇ１、Ｔ１、Ｔ２、Ｇ２が左からこの順番に配置されている。

各電極Ｇ１、Ｔ１、Ｔ２、Ｇ２の幅（図３の左右方向における長さ）は１０μｍである。

シリコン基板１０１の厚さは１００μｍである。

また、４つの電極Ｇ１、Ｔ１、Ｔ２、Ｇ２は等間隔に配置されており、相互に隣接する電極間の距離は５０μｍである。

電極Ｔ１及び電極Ｔ２は信号の入出力点であり、電極Ｇ１及び電極Ｇ２はグラウンドに接続されている。すなわち、電極Ｔ１及び電極Ｔ２は信号を取り扱う回路に相当し、電極Ｇ１及び電極Ｇ２は基板電圧を固定するための基板コンタクトに相当する。

また、電極Ｔ１と電極Ｔ２との間において、シリコン基板１０１には、５０μｍの幅（図３の左右方向における長さ）及び深さＤを有する溝１０５が形成されている。

図５に示す半導体装置は、シリコン基板１０１の厚さが３００μｍである点を除いて、図３に示す半導体装置と同一の構造を有している。

図４は、図３に示す半導体装置において、溝１０５の深さＤを変化させたときに、電極Ｔ１と電極Ｔ２との間を流れる基板電流の変化を表したグラフである。

図４に示すグラフの横軸は溝１０５の深さＤ（μｍ）を示し、縦軸は溝Ｄの深さが０の時の基板電流を１（＝１０^０）としたときの基板電流の相対値を示す。

図４に示すように、溝１０５の深さＤを深くするほど基板電流は小さくなり、２点間のクロストークノイズ低減効果が大きくなることが分かる。

ここで、基板電流の減少率は溝１０５の深さＤが浅いときに大きく、溝１０５の深さＤが１０μｍのときには、基板電流は１／２程度に減少する。

さらに、溝１０５の深さＤが５０μｍ程度のときには、基板電流は１／５程度に減少する。

また、基板電流の減少率は、溝１０５の深さＤがシリコン基板１０１の厚さの１／２程度よりも小さい場合には、シリコン基板１０１の厚さには依存しないが、溝１０５の深さＤがシリコン基板１０１の厚さの１／２程度を超えると、シリコン基板１０１が薄い方が大きな効果が得られる。

また、溝１０５の深さＤがシリコン基板１０１の厚さの９／１０を超えるあたりからは基板電流は急激に減少し、溝１０５をシリコン基板１０１の裏面まで掘れ下げれば、基板電流は０になる。

図６は、図５に示す半導体装置において、溝１０５の深さＤを変化させたときに、電極Ｔ１と電極Ｔ２との間を流れる基板電流の変化を表したグラフである。

図４と同様に、図６に示すグラフの横軸は溝１０５の深さＤ（μｍ）を示し、縦軸は溝Ｄの深さが０の時の基板電流を１（＝１０^０）としたときの基板電流の相対値を示す。

図６に示すグラフにおいても、基板電流の減少率は図４に示したグラフと同様の傾向を示す。

このように、図４及び図６から明らかであるように、シリコン基板１０１に溝１０５を掘ることにより、電極Ｔ１と電極Ｔ２との間におけるクロストークノイズを低減することが可能であることが分かる。

図７（Ａ）は本発明の第１の実施例に係る半導体装置１１０の平面図であり、図７（Ｂ）は図７（Ａ）のＶＩＩＢ−ＶＩＩＢ線における断面図である。

図７（Ａ）に示すように、本実施例に係る半導体装置１１０は、シリコン基板１０１と、シリコン基板１０１上に形成された第一回路ブロック１１１と、シリコン基板１０１上に形成された第二回路ブロック１１２と、第一回路ブロック１１１と第二回路ブロック１１２とを電気的に接続するメタル配線１０６と、から構成されている。

図７（Ｂ）に示すように、第一回路ブロック１１１は、シリコン基板１０１上に形成されたトランジスタ（図示せず）と、トランジスタを覆うようにシリコン基板１０１上に形成された絶縁物からなる配線層１０２Ａと、配線層１０２Ａ上に配置され、トランジスタと電気的に連通しているパッド（図示せず、図１（Ｂ）参照）と、からなり、第二回路ブロック１１２は、シリコン基板１０１上に形成されたトランジスタ（図示せず）と、トランジスタを覆うようにシリコン基板１０１上に形成された絶縁物からなる配線層１０２Ｂと、配線層１０２Ｂ上に配置され、トランジスタと電気的に連通しているパッド（図示せず、図１（Ｂ）参照）と、からなる。

なお、図７（Ａ）においてはメタル配線１０６を図示してあるが、実際には、メタル配線１０６は配線層１０２Ａ及び１０２Ｂの内部において形成されており、外部には露出していない。

図７（Ａ）に示すように、シリコン基板１０１上において、第一回路ブロック１１１は、シリコン基板１０１の一つのコーナーを含む四角形状に形成され、第二回路ブロック１１２は第一回路ブロック１１１の周囲を囲むＬ字型形状に形成されている。

図７（Ａ）に示すように、シリコン基板１０１上の第一回路ブロック１１１と第二回路ブロック１１２との間には、配線層１０２Ａ、１０２Ｂを貫通し、シリコン基板１０１の内部に到達する溝１０５が形成されている。

溝１０５は配線層１０２Ａ、１０２Ｂ内において、メタル配線１０６が形成されていない領域のみに形成されている。すなわち、溝１０５はメタル配線１０６と干渉しないように形成されている。

溝１０５はシリコン基板１０１の内部において深さＤを有しており、深さＤは１０μｍ以上の値を有している。

さらに、溝１０５の内壁及び底面を含むシリコン基板１０１の全面は絶縁膜（図示せず、図１（Ｂ）参照）で覆われている。なお、パッドのみは絶縁膜では覆われてはおらず、パッドは外部に露出している。

図１（Ａ）及び図１（Ｂ）に示した本発明の実施形態に係る半導体装置１００においては、溝１０５のシリコン基板１０１の内部における深さＤは１５μｍに設定されていたが、溝１０５のシリコン基板１０１の内部における深さＤは１５μｍには限定されない。

本実施例に係る半導体装置１１０のように、溝１０５のシリコン基板１０１の内部における深さＤは１０μｍ以上の深さであれば、任意の値を選定することが可能である。

溝１０５のシリコン基板１０１の内部における深さＤは大きいほど効果的である。特に、溝１０５のシリコン基板１０１の内部における深さＤを５０μｍ以上にすることが望ましい。

図８（Ａ）は本発明の第２の実施例に係る半導体装置１２０の平面図であり、図８（Ｂ）は図８（Ａ）のＶＩＩＩＢ−ＶＩＩＩＢ線における断面図である。

本実施例に係る半導体装置１２０は、図７（Ａ）及び図７（Ｂ）に示した第１の実施例に係る半導体装置１１０と比較して、シリコン基板１０１の内部における溝１０５の深さを除いて、同様の構造を有している。

本実施例に係る半導体装置１２０においては、図８（Ｂ）に示すように、溝１０５はシリコン基板１０１の裏面にまで貫通している。すなわち、本実施例に係る半導体装置１２０における溝１０５は配線層１０２及びシリコン基板１０１の双方を貫通するように形成されている。

このように、溝１０５を配線層１０２及びシリコン基板１０１の双方を貫通して形成することにより、第１の実施例に係る半導体装置１１０よりも高いクロストークノイズ低減効果を得ることができる。

図９は本発明の第３の実施例に係る半導体装置１３０の断面図である。

本実施例に係る半導体装置１３０は、図７（Ａ）及び図７（Ｂ）に示した第１の実施例に係る半導体装置１１０と比較して、シリコン基板１０１の内部における溝１０５の形状を除いて、同様の構造を有している。

本実施例に係る半導体装置１３０においては、図９に示すように、シリコン基板１０１の内部に二つの溝、すなわち、溝１０５と第二溝１３１とが形成されている。

溝１０５は、図７（Ａ）及び図７（Ｂ）に示した第１の実施例に係る半導体装置１１０における溝１０５と同様に、配線層１０２の表面から配線層１０２を貫通し、シリコン基板１０１の内部に到達している。

第二溝１３１は、シリコン基板１０１の裏面から、溝１０５と干渉しない範囲内において、溝１０５に向かって延びている。

すなわち、溝１０５と第二溝１３１とは同一線上に形成されており、溝１０５と第二溝１３１とが形成されることにより、溝１０５と第二溝１３１との間に挟まれているシリコン基板１０１の部分の厚さは１００μｍ以下になっている。

このように、溝１０５及び第二溝１３１をシリコン基板１０１の表面及び裏面からそれぞれ形成することにより、第１の実施例に係る半導体装置１１０よりも高いクロストークノイズ低減効果を得ることができる。

図１０（Ａ）は本発明の第４の実施例に係る半導体装置１４０の平面図であり、図１０（Ｂ）は図１０（Ａ）のＸＢ−ＸＢ線における断面図である。

本実施例に係る半導体装置１４０は、図７（Ａ）及び図７（Ｂ）に示した第１の実施例に係る半導体装置１１０と比較して、第一回路ブロック１１１及び第二回路ブロック１１２の構造を除いて、同様の構造を有している。

本実施例に係る半導体装置１４０においては、第一回路ブロック１１１はアナログ回路ブロック１０３として構成され、第二回路ブロック１１２はデジタル回路ブロック１０４として構成されている。

すなわち、本実施例に係る半導体装置１４０においては、溝１０５はアナログ回路ブロック１０３とデジタル回路ブロック１０４との間に形成されている。

これにより、クロストークノイズに敏感なアナログ回路ブロック１０３にデジタル回路ブロック１０４から伝わるクロストークノイズを低減させることができる。

図１１は本発明の第５の実施例に係る半導体装置１５０の平面図である。

本実施例に係る半導体装置１５０は、図７（Ａ）及び図７（Ｂ）に示した第１の実施例に係る半導体装置１１０と比較して、回路ブロック間の接続構造を除いて、同様の構造を有している。

図７（Ａ）及び図７（Ｂ）に示した第１の実施例に係る半導体装置１１０においては、第一回路ブロック１１１と第二回路ブロック１１２とはメタル配線１０６を介して相互に電気的に接続されている。

これに対して、本実施例に係る半導体装置１５０においては、メタル配線１０６は形成されておらず、第一回路ブロック１１１と第二回路ブロック１１２とはボンディングワイヤ１５１を介して相互に電気的に接続されている。すなわち、図１１に示すように、第一回路ブロック１１１のパッド１０７Ａと第二回路ブロック１１２のパッド１０７Ｂとがボンディングワイヤ１５１を介して相互に電気的に接続されている。

メタル配線１０６は配線層１０２の内部に形成されるため、第一の実施例に係る半導体装置１１０においては、溝１０５はメタル配線１０６が形成されていない領域のみに形成されていた。

これに対して、本実施例に係る半導体装置１５０においては、メタル配線１０６が形成されていない。このため、本実施例に係る半導体装置１５０においては、溝１０５は第一回路ブロック１１１と第二回路ブロック１１２との間の全領域において形成されている。

このように、第一回路ブロック１１１と第二回路ブロック１１２との間の全領域において溝１０５を形成することにより、第１の実施例に係る半導体装置１１０よりも高いクロストークノイズ低減効果を得ることができる。

なお、本実施形態に係る半導体装置１５０をフリップチップとして実装する場合には、ボンディングワイヤ１５１の代わりに、プリント基板上の配線を介して第一回路ブロック１１１と第二回路ブロック１１２とを接続する。

図１２（Ａ）は本発明の第６の実施例に係る半導体装置１６０の平面図であり、図１２（Ｂ）は図１２（Ａ）のＸＩＩＢ−ＸＩＩＢ線における断面図である。

本実施例に係る半導体装置１６０は、図７（Ａ）及び図７（Ｂ）に示した第１の実施例に係る半導体装置１１０と比較して、シールリング１６１を有する点を除いて、同様の構造を有している。

図１２（Ａ）に示すように、第一回路ブロック１１１及び第二回路ブロック１１２の各々の配線層１０２Ａ、１０２Ｂの内部には、メタル配線１０６が形成されている領域を除いて、溝１０５に面して、不純物が配線層１０２Ａ、１０２Ｂに侵入することを防止するシールリング１６１が形成されている。

図１２（Ｂ）に示すように、シールリング１６１は、溝１０５の深さ方向において配置された複数のメタル配線層１６２と、隣接するメタル配線層１６２を相互に電気的に接続するビア１６３と、からなる。メタル配線層１６２の各々は溝１０５に平行に延びており、かつ、第一回路ブロック１１１及び第二回路ブロック１１２内の信号配線とは電気的に絶縁されている。

シールリング１６１は、溝１０５と第一回路ブロック１１１及び第二回路ブロック１１２との間のシールとして機能する。このため、配線層１０２を構成する絶縁物が有機物を含む低誘電率物質である場合には、水などの不純物が配線層１０２の内部に侵入しやすいが、シールリング１６１を第一回路ブロック１１１及び第二回路ブロック１１２の各々の周囲に形成することによって、水その他の不純物が配線層１０２の内部に浸入することを防止することができる。

図１３（Ａ）は本発明の第７の実施例に係る半導体装置１７０の平面図であり、図１３（Ｂ）は図１３（Ａ）のＸＩＩＩＢ−ＸＩＩＩＢ線における断面図である。

第６の実施例に係る半導体装置１６０においては、シールリング１６１は、第一回路ブロック１１１及び第二回路ブロック１１２の各々の配線層１０２Ａ、１０２Ｂの内部において、メタル配線１０６が形成されている領域を除いて、溝１０５に面して形成されている。

これに対して、本実施例に係る半導体装置１７０においては、シールリング１６１は第一回路ブロック１１１及び第二回路ブロック１１２の各々の全周囲において形成されている。メタル配線１０６が形成されている領域においては、シールリング１６１はメタル配線１０６と干渉しないように形成されている。

この点を除いて、本実施例に係る半導体装置１７０は、第６の実施例に係る半導体装置１６０と同様の構造を有している。

このように、シールリング１６１を第一回路ブロック１１１及び第二回路ブロック１１２の各々の全周囲に形成することにより、第６の実施例に係る半導体装置１６０と比較して、水その他の不純物が配線層１０２の内部に侵入することを防止する効果を高めることができる。

図１４は本発明の第８の実施例に係る半導体装置１８０の断面図である。

本実施例に係る半導体装置１８０においては、溝１０５の内壁及び底面並びに配線層１０２の外側表面を覆う絶縁膜１０８が形成されている。

本実施例に係る半導体装置１８０は、図７（Ａ）及び図７（Ｂ）に示した第１の実施例に係る半導体装置１１０と比較して、絶縁膜１０８が形成されている点を除いて、同様の構造を有している。

絶縁膜１０８は、例えば、シリコン酸化膜またはシリコン窒化膜からなる。

シリコン酸化膜やシリコン窒化膜などはシリコンよりも化学変化しにくいため、溝１０５をシリコン酸化膜またはシリコン窒化膜からなる絶縁膜１０８で覆うことにより、溝１０５において露出しているシリコン基板１０１のシリコンが大気に直接触れることがなくなり、溝１０５の表面が化学変化することに起因して、半導体装置の性能が劣化することを防止することができる。

なお、本実施例に係る半導体装置１８０においては、絶縁膜１０８は並びに配線層１０２の外側表面を覆うものとして形成されているが、絶縁膜１０８は少なくとも溝１０５の内壁及び底面を覆っていればよく、配線層１０２の外側表面を覆うことは必ずしも必要ではない。

図１５は本発明の第９の実施例に係る半導体装置１９０の断面図である。

本実施例に係る半導体装置１９０においては、溝１０５の内壁及び底面並びに配線層１０２の外側表面を覆う絶縁膜１９１が形成されている。

第８の実施例に係る半導体装置１８０における絶縁膜１０８は、例えば、シリコン酸化膜またはシリコン窒化膜からなるものであったが、本実施例に係る半導体装置１９０における絶縁膜１９１は有機物の膜からなる。

絶縁膜１９１が有機物の膜からなる点を除いて、本実施例に係る半導体装置１９０は第８の実施例に係る半導体装置１８０と同様の構造を有している。

有機物の膜からなる絶縁膜１９１は、例えば、塗布などの方法により形成することができる。

溝１０５の内壁及び底面を絶縁膜１９１で覆うことにより、溝１０５において露出しているシリコン基板１０１のシリコンが大気に直接触れることがなくなり、溝１０５の表面が化学変化することに起因して、半導体装置の性能が劣化することを防止することができる。

図１６は本発明の第１０の実施例に係る半導体装置２００の断面図である。

本実施例に係る半導体装置２００においては、配線層１０２の内部における溝１０５の形状と、シリコン基板１０１の内部における溝１０５の形状とが異なっている。

溝１０５の形状が配線層１０２の内部とシリコン基板１０１の内部とで異なる点、具体的には、シリコン基板１０１の内部における溝１０５の体積が配線層１０２の内部における溝１０５の体積よりも大きいことを除いて、本実施例に係る半導体装置２００は第１の実施例に係る半導体装置１１０と同様の構造を有している。

図１６に示すように、本実施例に係る半導体装置２００においては、配線層１０２の内部における溝１０５の内壁は縦断面においてシリコン基板１０１の法線に対して平行に形成されているのに対して、シリコン基板１０１の内部における溝１０５の内壁の少なくとも一部はシリコン基板１０１の法線に対して傾斜している。

ここで、シリコン基板１０１の内部における溝１０５の内壁がシリコン基板１０１の法線となすテーパー角Ａが正の場合には溝１０５はシリコン基板１０１の水平方向に広がり、テーパー角Ａが負の場合にはシリコン基板１０１の水平方向に狭まる。

具体的には、配線層１０２の内部における溝１０５の内壁は縦断面において矩形形状をなしているのに対して、シリコン基板１０１の内部における溝１０５の内壁は縦断面においてほぼ六角形の形状をなしている。

シリコン基板１０１の内部における溝１０５は、例えば、エッチングの方向が垂直方向のみではないエッチング、すなわち、等方性のエッチングを実施することによって形成することができる。

このように、シリコン基板１０１の内部における溝１０５の縦断面積をシリコン基板１０１の水平方向に広げることによって、クロストークノイズの低減効果を高めることができる。

なお、本実施例に係る半導体装置２００においては、シリコン基板１０１の内部における溝１０５の内壁は縦断面においてほぼ六角形の形状をなしているが、シリコン基板１０１の内部における溝１０５の内壁の縦断面形状は六角形には限定されない。シリコン基板１０１の内部における溝１０５の内壁の少なくとも一部がシリコン基板１０１の法線に対して傾斜していれば、任意の形状を採用することができる。

Claims (19)

1. 半導体基板と、それぞれが前記半導体基板上に形成された配線層を備える複数の回路ブロックと、前記回路ブロック間を電気的に接続する回路ブロック間配線と、を備える半導体装置において、
   前記回路ブロック間配線が形成されていない領域において、前記配線層を貫通し、前記半導体基板の内部に到達する溝が形成されており、前記溝の前記半導体基板の内部における深さは１０μｍ以上であり、
   前記半導体基板の内部における前記溝の体積が前記配線層の内部における前記溝の体積よりも大きいことを特徴とする半導体装置。
2. 前記溝の前記半導体基板の内部における深さは５０μｍ以上であることを特徴とする請求項１に記載の半導体装置。
3. 半導体基板と、それぞれが前記半導体基板上に形成された配線層を備える複数の回路ブロックと、前記回路ブロック間を電気的に接続する回路ブロック間配線と、を備える半導体装置において、
   前記回路ブロック間配線が形成されていない領域において、前記配線層を貫通し、前記半導体基板の内部に到達する溝が形成されており、前記溝の前記半導体基板の内部における深さは前記半導体基板の厚さの１／２よりも大きいことを特徴とする請求項１に記載の半導体装置。
4. 前記溝の前記半導体基板の内部における深さは前記半導体基板の厚さの９／１０よりも大きいことを特徴とする請求項３に記載の半導体装置。
5. 半導体基板と、それぞれが前記半導体基板上に形成された配線層を備える複数の回路ブロックと、前記回路ブロック間を電気的に接続する回路ブロック間配線と、を備える半導体装置において、
   前記回路ブロック間配線が形成されていない領域において、前記複数の回路ブロック間のクロストークノイズを低減するために、前記配線層及び前記半導体基板を貫通する溝が形成されていることを特徴とする半導体装置。
6. 半導体基板と、それぞれが前記半導体基板上に形成された配線層を備える複数の回路ブロックと、前記回路ブロック間を電気的に接続する回路ブロック間配線と、を備える半導体装置において、
   前記回路ブロック間配線が形成されていない領域において、前記配線層の表面から前記配線層を貫通し、前記半導体基板の内部に到達する溝と、前記半導体基板の裏面から、前記溝と干渉しない範囲内において、前記溝に向かって延びる第二溝と、が形成されていることを特徴とする請求項１に記載の半導体装置。
7. 前記半導体基板の厚さは１００μｍ以下であることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
8. 前記回路ブロックには、少なくとも一つのアナログ回路ブロックと少なくとも一つのデジタル回路ブロックが含まれており、前記溝は前記アナログ回路ブロックと前記デジタル回路ブロックとの間に形成されていることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
9. 前記回路ブロック間配線は前記半導体装置内には形成しないことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
10. 前記回路ブロック間配線は、前記回路ブロック間を電気的に接続するボンディングワイヤからなるものであることを特徴とする請求項９に記載の半導体装置。
11. 前記回路ブロックの各々の前記配線層の内部には、前記溝に面して、不純物が前記配線層に侵入することを防止するシールリングが形成されていることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
12. 前記シールリングは、前記溝の深さ方向に配置された複数のメタル配線層と、隣接する前記メタル配線層を相互に電気的に接続するビアと、からなり、前記メタル配線層の各々は前記溝に平行に延びるものであり、かつ、前記回路ブロック内の信号配線とは電気的に絶縁されていることを特徴とする請求項１１に記載の半導体装置。
13. 前記シールリングは前記回路ブロックの各々の周囲を全て囲うことを特徴とする請求項１１または１２に記載の半導体装置。
14. 前記溝の内壁及び底面を覆う絶縁膜を有することを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置。
15. 前記絶縁膜はシリコン酸化膜またはシリコン窒化膜からなることを特徴とする請求項１４に記載の半導体装置。
16. 前記絶縁膜は有機物の膜からなることを特徴とする請求項１４に記載の半導体装置。
17. 前記半導体基板の内部における前記溝の体積が前記配線層の内部における前記溝の体積よりも大きいことを特徴とする請求項１乃至１６のいずれか一項に記載の半導体装置。
18. 前記配線層の内部における前記溝の内壁は前記半導体基板の法線に対して平行であり、前記半導体基板の内部における前記溝の内壁の少なくとも一部は前記半導体基板の法線に対して傾斜していることを特徴とする請求項１乃至１７のいずれか一項に記載の半導体装置。
19. 前記半導体基板の内部における前記溝の縦断面形状は六角形であることを特徴とする請求項１７または１８に記載の半導体装置。

Images