WO2010013286A1 - 半導体装置および製造方法 - Google Patents

半導体装置および製造方法 Download PDF

Info

Publication number
WO2010013286A1
WO2010013286A1 PCT/JP2008/002011 JP2008002011W WO2010013286A1 WO 2010013286 A1 WO2010013286 A1 WO 2010013286A1 JP 2008002011 W JP2008002011 W JP 2008002011W WO 2010013286 A1 WO2010013286 A1 WO 2010013286A1
Authority
WO
WIPO (PCT)
Prior art keywords
substrate
hole
insulating layer
guard ring
wafer
Prior art date
Application number
PCT/JP2008/002011
Other languages
English (en)
French (fr)
Inventor
甲元芳雄
梅村芳春
Original Assignee
株式会社アドバンテスト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社アドバンテスト filed Critical 株式会社アドバンテスト
Priority to JP2010522518A priority Critical patent/JP5351164B2/ja
Priority to PCT/JP2008/002011 priority patent/WO2010013286A1/ja
Priority to TW098125234A priority patent/TW201013877A/zh
Publication of WO2010013286A1 publication Critical patent/WO2010013286A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2889—Interfaces, e.g. between probe and tester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method. More specifically, the present invention relates to a semiconductor device having a via hole penetrating a substrate and a manufacturing method thereof.
  • the device operation speeds up due to the scaling effect.
  • the wiring and the wiring interval are also miniaturized, and wiring delay due to the parasitic resistance and parasitic capacitance of the wiring has become apparent.
  • the substrate, the insulating layer laminated on the substrate, the through hole penetrating at least the insulating layer, and the surface of the substrate are arranged away from the through hole, and the moisture permeability of the insulating layer
  • a semiconductor device is provided which is continuous from the surface to the surface of the insulating layer.
  • a second aspect of the present invention is a method for manufacturing a semiconductor device comprising a substrate, a semiconductor element formed on the substrate, an insulating layer stacked on the substrate, and a through hole penetrating the insulating layer. And an insulating layer forming step for forming an insulating layer covering the surface of the substrate, and a region separated from the semiconductor element on the surface of the substrate, which is lower than the moisture permeability of the insulating layer.
  • a manufacturing method including, in the region, a through hole forming step of forming a through hole penetrating the substrate and the insulating layer.
  • FIG. 1 is a diagram schematically showing the structure of a test system 10.
  • FIG. 2 is a diagram schematically showing components of the probe device 100.
  • FIG. 1 is a diagram schematically showing the structure of a probe device 100.
  • FIG. 2 is a perspective view showing the shape of a semiconductor wafer 200.
  • FIG. 2 is a diagram schematically showing the structure of a wafer unit 500.
  • FIG. It is a perspective view which shows a mode that the probe wafer 300 was looked down at. It is a perspective view which looks at the probe wafer 300 looking up.
  • FIG. 5 is a diagram showing a manufacturing process of the probe wafer 300.
  • FIG. 8 is a diagram showing a continuation of the manufacturing process of the probe wafer 300.
  • FIG. 5 is a diagram showing a manufacturing process of the probe wafer 300.
  • FIG. 8 is a diagram showing a continuation of the manufacturing process of the probe wafer 300.
  • FIG. 8 is a diagram showing a continuation of the manufacturing process of the probe wafer 300.
  • FIG. 8 is a diagram showing a continuation of the manufacturing process of the probe wafer 300.
  • FIG. 8 is a diagram showing a continuation of the manufacturing process of the probe wafer 300. It is a figure which shows the layout of the guard ring 370.
  • FIG. FIG. 8 is a diagram showing a continuation of the manufacturing process of the probe wafer 300.
  • FIG. 8 is a diagram showing a continuation of the manufacturing process of the probe wafer 300.
  • FIG. 8 is a diagram showing a continuation of the manufacturing process of the probe wafer 300.
  • FIG. 8 is a diagram showing a continuation of the manufacturing process of the probe wafer 300.
  • FIG. 8 is a diagram showing a continuation of the manufacturing process of the probe wafer 300.
  • 6 is a perspective view showing the shape of an anisotropic conductive film 400.
  • FIG. 3 is a cross-sectional view showing the structure of an anisotropic conductive film 400.
  • FIG. It is a figure which shows the structure of the membrane 550.
  • FIG. FIG. 6 is a diagram schematically showing the operation of a wafer unit 500.
  • 5 is a plan view showing the shape of an anisotropic conductive film 400.
  • FIG. FIG. 3 is a cross-sectional view of a stacked anisotropic conductive film 400 and probe wafer 300.
  • test system 11 chamber, 12 main frame, 14 transport device, 16 cable, 100 probe device, 110 test head body, 111 chuck, 112, 122, 132 housing, 113, 123 cable, 114, 124, 134 pin electronics 118, 126, 128, 136 connector, 119 motherboard, 120 performance board, 121 fixed part, 129 internal circuit, 130 test head, 200 semiconductor wafer, 202 semiconductor substrate, 210 semiconductor chip, 220, 350 I / O terminal, 300 probe Wafer, 302 substrate, 304 low dielectric constant layer, 306 element region, 310 boundary, 320 wafer side connection terminal, 330 via, 340 wiring, 331 through hole, 360 460, 551, ventilation hole, 370 guard ring, 371, 372 pad, 373 conductor layer, 382, 384 insulating film, 394 conductive film, 396, 397 wiring, 400 anisotropic conductive film, 401 upper anisotropic conductive film, 402 Lower anisotropic conductive film, 403 anisotropic conductive member, 400 ani
  • FIG. 1 is a diagram schematically showing the overall structure of a test system 10 including a probe device 100.
  • the test system 10 includes a transfer device 14 that transfers a semiconductor wafer, a probe device 100 that performs a test on the semiconductor wafer transferred by the transfer device 14, and a transfer device 14 and a probe device 100.
  • a main frame 12 for comprehensively controlling the operation.
  • the transport device 14, the main frame 12, and the probe device 100 are coupled to each other by a cable 16.
  • the probe apparatus 100 is formed by sequentially stacking a test head main body 110, a performance board 120, and a test head 130.
  • the probe apparatus 100 forms an electrical connection to the semiconductor wafer and generates a test signal to be transmitted to the semiconductor wafer under an instruction from the main frame 12.
  • the test signal transmitted to the semiconductor wafer and processed is received, and the functions and characteristics of the elements on the semiconductor wafer are evaluated.
  • the performance board 120 should be replaced when the specifications of the semiconductor wafer to be tested are changed or when there is a request to switch the semiconductor wafer to another product type.
  • the probe apparatus 100 can be tested in correspondence with semiconductor wafers having different specifications. Thereby, the utilization efficiency of the test system 10 and the probe apparatus 100 can be improved.
  • FIG. 2 is a diagram schematically showing the components of the probe device 100 separated.
  • the test head body 110 includes a chuck 111, pin electronics 114, and a motherboard 119 housed in a housing 112.
  • the chuck 111 slightly protrudes from the upper surface of the housing 112 and holds the semiconductor wafer 200 as a device under test when the test is executed.
  • the pin electronics 114 is disposed on the top of the housing 112 and supports the connector 118 with one end exposed on the top surface of the housing 112. Further, the pin electronics 114 electrically connects the connector 118 to the mother board 119 via the cable 113.
  • the mother board 119 comprehensively controls the operation of the probe device 100.
  • the performance board 120 has a pin electronics 124 and a fixing part 121 housed in a housing 122.
  • the pin electronics 124 has a plurality of connectors 126 on the top surface.
  • the pin electronics 124 is connected to a connector 128 exposed on the lower surface of the housing 122 via the cable 123. Further, an internal circuit 129 is mounted on the pin electronics 124.
  • the fixing part 121 is fixed with a slight offset upward from the lower surface of the housing 122.
  • the wafer unit 500 is mounted on the fixing unit 121 of the performance board 120. The wafer unit 500 will be described later with reference to FIG.
  • the test head 130 has a housing 132 that houses a plurality of pin electronics 134.
  • the pin electronics 134 includes a connector 136 at each lower end.
  • the test head 130, the performance board 120, the test head main body 110, and the wafer unit 500 are supplied as components that can be separated from each other. With such a structure, it is possible to perform a wide range of tests by arbitrarily combining the wafer unit 500, the performance board 120, and the pin electronics 134 according to the type of the semiconductor wafer 200, the content of the test to be performed, and the like.
  • the test of the semiconductor wafer 200 with different specifications can be handled by exchanging some parts of the wafer unit 500 and the like. Therefore, the operating rate of the probe apparatus 100 can be improved and the cost for testing can be reduced.
  • FIG. 3 is a diagram schematically showing the structure of the probe apparatus 100 assembled when testing the semiconductor wafer 200. Components that are the same as those in FIG. 1 are denoted by the same reference numerals, and redundant description is omitted.
  • the test head 130 is attached to the performance board 120.
  • the connectors 136 and 126 are coupled to each other, the connector 128 of the performance board 120 is coupled to the wafer unit 500 of the fixing unit 121 via the test head 130.
  • test head 130 The assembly in which the test head 130, the performance board 120, and the wafer unit 500 are integrated is mounted on the casing 112 of the test head main body 110 from above to form the chamber 11 that contains the chuck 111 and the wafer unit 500.
  • a semiconductor wafer 200 to be tested is mounted on the chuck 111.
  • the semiconductor wafer 200 is coupled to the wafer unit 500, and the connector 118 is coupled to the connector 128. Accordingly, a signal path is formed from the mother board 119 of the test head main body 110 to the semiconductor wafer 200 via the performance board 120, the test head 130, and the wafer unit 500.
  • test of the semiconductor wafer 200 When the test of the semiconductor wafer 200 is executed, when the test for one semiconductor wafer 200 is completed, the assembly in which the performance board 120 and the wafer unit 500 are integrated is lifted and the next semiconductor wafer 200 is loaded. . By repeating this, tests on a plurality of semiconductor wafers 200 can be executed sequentially.
  • the changed specification is, for example, when the arrangement of the connection pads of the semiconductor wafer 200 is changed, the wafer unit 500 is changed accordingly.
  • the test can be continued.
  • any of the pin electronics 134 can be changed and dealt with.
  • FIG. 4 is a perspective view schematically illustrating the shape of a semiconductor wafer 200 as a device under test.
  • the semiconductor wafer 200 has a plurality of semiconductor chips 210 arranged in a matrix on the upper surface of the semiconductor substrate 202.
  • Each of the semiconductor chips 210 includes a circuit, an element, and the like.
  • Each of the semiconductor chips 210 has a plurality of input / output terminals 220 that are used when forming an electrical connection to the outside.
  • the number and density of the semiconductor chips 210 formed on one semiconductor substrate 202 are very high. Also, the number of input / output terminals 220 formed on each semiconductor chip 210 is very large.
  • FIG. 5 is a view showing the structure of the wafer unit 500.
  • the wafer unit 500 includes a support substrate 510, a hanger 520, an upper seal portion 530, a fixing ring 540, and a membrane 550 lower seal portion 560.
  • the support substrate 510 has connection terminals with a layout corresponding to the input / output terminals 350 of the probe wafer 300 on the lower surface, and is fixed horizontally to the probe apparatus 100.
  • the hanger 520 hangs downward from the vicinity of the edge of the support substrate 510 and has a horizontal surface facing the lower surface of the support substrate 510 at the lower end.
  • the upper seal portion 530 and the fixing ring 540 are sandwiched between the lower surface of the support substrate 510 and the horizontal surface of the hanger 520.
  • the fixing ring 540 is formed of a material that has high rigidity and does not deform.
  • the upper seal portion 530 is formed of an elastic material.
  • the membrane 550 is pressed toward the fixing ring 540 by the upper seal portion 530 and is fixed in parallel to the support substrate 510.
  • the lower anisotropic conductive film 402, the probe wafer 300, and the upper anisotropic conductive film 401 are stacked and accommodated between the membrane 550 and the support substrate 510 in order from the bottom.
  • Each of the lower anisotropic conductive film 402, the probe wafer 300, and the upper anisotropic conductive film 401 has vent holes 460 and 360 at positions corresponding to each other.
  • the lower anisotropic conductive film 402, the probe wafer 300, and the upper anisotropic conductive film 401 are stacked on each other, although they are drawn apart so that the arrangement is clear.
  • a chuck 111 supported by the pin electronics 114 of the test head body 110 is disposed below the wafer unit 500.
  • a semiconductor wafer 200 is mounted on the upper surface of the chuck 111.
  • the chuck 111 has two types of intake holes 573 and 583 that are open on the upper surface.
  • the intake hole 573 communicates with the decompression source 571 via the control valve 572. Thereby, when the control valve 572 is opened, the inside of the intake hole 573 is depressurized, so that the semiconductor wafer 200 is attracted to the chuck 111.
  • the air intake hole 583 opens to the outside of the semiconductor wafer 200.
  • the intake hole 583 communicates with the decompression source 581 via the control valve 582. Thereby, when the control valve 582 is opened, the inside of the intake hole 583 is decompressed, and the ambient atmosphere of the semiconductor wafer 200 is exhausted.
  • the chuck 111 includes a lower seal portion 560.
  • the lower seal portion 560 surrounds the chuck 111 and hermetically seals between the chuck 111 and the membrane 550. Accordingly, when the suction hole 583 exhausts around the semiconductor wafer 200, the inside of the lower seal portion 560 is decompressed.
  • the lower seal portion 560 is formed of a flexible elastic material, and maintains airtightness even when the distance between the upper seal portion 530 and the chuck 111 changes.
  • the inner side of the lower seal part 560 communicates with the inner side of the upper seal part 530 through the vent hole 555 of the membrane 550. Therefore, when the inside of the lower seal portion 560 is decompressed, the inside of the upper seal portion 530 is also decompressed. As a result, the space between the support substrate 510, the upper anisotropic conductive film 401, the probe wafer 300, the lower anisotropic conductive film 402, and the membrane 550 is also exhausted. Further, as will be described later, each of these members except for the support substrate 510 has vent holes 460, 360, and 551 penetrating the front and back, so that the air is exhausted without any gap between the members.
  • FIG. 6 is a perspective view showing a state in which the probe wafer 300 is looked down from the upper side.
  • the upper surface of the probe wafer 300 depicted here is held in contact with the fixed portion 121 of the performance board 120.
  • the probe wafer 300 On the upper surface, the probe wafer 300 has a plurality of input / output terminals 350 arranged on the upper surface of the substrate 302 in accordance with the arrangement of the connection terminals in the fixing portion 121. As a result, when the probe wafer 300 is attracted and held by the fixed portion 121, the fixed portion 121 and the probe wafer 300 are electrically connected.
  • the input / output terminal 350 is connected to the upper end of the via 330 via the wiring 340.
  • the via 330 penetrates the substrate 302 to the lower surface.
  • the probe wafer 300 includes a plurality of vent holes 360 formed through the substrate 302.
  • the air holes 360 may be arranged in an even distribution over the entire substrate 302 in the surface direction of the substrate 302. The operation of the vent 360 will be described later.
  • a boundary 310 indicated by a dotted line in the drawing indicates an arrangement of the semiconductor chips 210 on the semiconductor wafer 200 facing the probe wafer 300.
  • FIG. 7 shows the shape of the lower surface of the probe wafer 300, that is, the surface facing the upper surface side of the semiconductor wafer 200 when the probe apparatus 100 executes a test.
  • Wafer side connection terminals 320 are formed on the lower surface of the substrate 302 at locations corresponding to the input / output terminals 220 of the semiconductor wafer 200. Wafer side connection terminal 320 is connected to the lower end of via 330.
  • FIG. 8 to 13 are diagrams showing the manufacturing process of the probe wafer 300 step by step.
  • a substrate 302 including an element region 306 is prepared.
  • the element region 306 is formed of a semiconductor, a conductor, or the like, and may include a circuit in which an element such as a transistor, a capacitor, or a resistor is combined with a wiring.
  • pads 371 and 372 made of a conductive material are formed inside the element region 306 and outside the element region 306, respectively.
  • the pad 371 formed in the element region 306 serves as a connection terminal for connecting the element region 306 and the outside.
  • the pad 372 formed outside the element region 306 becomes a base of a guard ring described later.
  • a conductor layer 373 formed of a conductor material such as Cu is deposited on the pads 371 and 372, and a low dielectric constant layer 304 is deposited in other regions.
  • the low dielectric constant layer 304 is, for example, porous silica, and is formed by applying a mixture of a silica precursor and a surfactant and then heating.
  • a pad 372 made of a conductive material is again deposited on the conductive layer 373 exposed on the surface of the low dielectric constant layer 304.
  • a multilayer wiring 396 embedded in the low dielectric constant layer 304 is formed on the substrate 302 as shown in FIG.
  • the pad 372 and the conductor layer 373 formed outside the element region 306 form a guard ring 370 that penetrates the low dielectric constant layer 304 in the thickness direction.
  • a through hole 331 is formed in a region sandwiched between the guard rings 370 and different from the element region 306.
  • the through hole 331 can be formed by arbitrarily selecting a wet process such as etching as well as a dry process such as laser processing and micro drilling.
  • FIG. 14 is a plan view showing the periphery of the through hole 331 formed in the stage shown in FIG. As illustrated, the guard ring 370 is formed so as to surround the through hole 331. Thereby, the gap between the through hole 331 and the element region 306 is hermetically blocked by the guard ring 370.
  • the low dielectric constant layer 304 between the inner surface of the through hole 331 and the element region 306 is blocked by the guard ring 370 and is not continuous. Therefore, moisture or the like that has entered the low dielectric constant layer 304 on the inner surface of the through hole 331 does not enter the element region 306 through the holes of the low dielectric constant layer 304.
  • the guard ring 370 when the through hole 331 is formed, the guard ring 370 is not exposed on the inner surface of the through hole 331. Therefore, for example, when the through hole 331 is formed by laser processing, the metal or the like forming the guard ring 370 does not reflect the laser light. Thereby, the energy of the laser beam can be efficiently used for forming the through hole 331.
  • 15 and 16 are diagrams showing the continuation of the manufacturing process of the probe wafer 300 for each stage.
  • an insulating film 382 is deposited around the through hole 331 and on the inner surface of the through hole 331 on the lower surface of the substrate 302. At this time, it is preferable that the thickness of the insulating film 382 is as thick as circumstances permit so as to ensure insulation.
  • the insulating film 382 may be formed by printing or the like.
  • a conductive film 394 is formed on the inner surface of the through hole 331 and the lower surface of the substrate 302 so as to overlap with the insulating film 382, and the surface of the substrate 302 is also surrounded by the periphery of the through hole 331.
  • a conductive film 394 is deposited on the substrate. Thereby, the front and back of the board
  • FIGS. 17 and 18 are diagrams for explaining additional processing of the probe wafer 300.
  • an insulating film 384 is deposited adjacent to the conductive film 394 on the outermost surface of the low dielectric constant layer 304.
  • the insulating film 384 reaches a part of the uppermost wiring 396.
  • a wiring 397 is deposited on the insulating film 384.
  • the elements included in the element region 306 can be connected to the lower surface of the substrate 302.
  • the conductive film 394 connected to the front and back of the substrate 302 and the wiring 396 connected to the conductive film 394 are not essential elements and are provided as appropriate depending on the application.
  • FIG. 19 shows the shape of an anisotropic conductive film 400 that can be used as the upper anisotropic conductive film 401 or the lower anisotropic conductive film 402.
  • the anisotropic conductive film 400 includes an insulating base material 410, conductive fibers 420, and air holes 460.
  • the insulating base material 410 has a flat film shape having substantially the same shape as the probe wafer 300.
  • the conductive fiber 420 is embedded in the insulating base material 410 over substantially the entire area.
  • the vent hole 460 is disposed at the same position as one of the vent holes 360 of the probe wafer 300. Therefore, when the anisotropic conductive film 400 and the probe wafer 300 are stacked, the vent hole 460 of the anisotropic conductive film 400 communicates with the vent hole 360 of the probe wafer 300.
  • FIG. 20 shows the structure of the anisotropic conductive film 400.
  • each of the vent holes 460 allows the front and back of the insulating base material 410 to communicate with each other.
  • the conductive fiber 420 is oriented in the thickness direction of the insulating base material 410.
  • the anisotropic conductive film 400 propagates an electric signal in the thickness direction, while having an insulating property in the surface direction.
  • the conductive fibers 420 disposed at the position of the wafer side connection terminal 320 disposed on the surface of the probe wafer 300 are transferred to the wafer side connection terminal 320. It is responsible for the input and output of the signal. Further, the insulating base material 410 has elasticity, and the conductive fibers 420 are brought into close contact with the probe wafer 300, the support substrate 510, or the membrane 550 that is in contact with the insulating base material 410, thereby reducing the contact resistance.
  • FIG. 21 is a perspective view showing the shape of the membrane 550.
  • the membrane 550 includes a flexible base material 552 and bumps 554 embedded in the flexible base material 552.
  • the flexible base material 552 has a size that encloses the semiconductor wafer 200 indicated by the dotted line in the drawing while being in contact with the upper seal portion 530 as indicated by the dotted line in the drawing. Further, the flexible base material 552 has a vent hole 551 and a vent hole 555.
  • the air holes 551 communicate with the air holes 360 and 460 of the probe wafer 300, the upper anisotropic conductive film 401, and the lower anisotropic conductive film 402 inside the region in contact with the semiconductor wafer 200.
  • the vent hole 555 is disposed outside the region in contact with the semiconductor wafer 200.
  • the bumps 554 are disposed at positions corresponding to the input / output terminals 220 of the semiconductor wafer 200 and the wafer side connection terminals 320 of the probe wafer 300. Each of the bumps 554 penetrates the flexible substrate 552 and forms an electrical path that extends across the membrane 550. Further, the upper end and the lower end of each of the bumps 554 slightly protrude from the upper surface and the lower surface of the flexible base material 552.
  • FIG. 22 is a diagram for explaining the operation of the wafer unit 500.
  • an electrical connection mechanism such as the input / output terminals 220 and 350, the wafer side connection terminal 320, and the like. The illustration is omitted.
  • each of the input / output terminals 220 of the semiconductor wafer 200 is in contact with a corresponding bump.
  • the lower anisotropic conductive film 402 When the central portions of the semiconductor wafer 200 and the membrane 550 are further raised, the lower anisotropic conductive film 402, the probe wafer 300, and the upper anisotropic conductive film 401 are sequentially pushed up and stacked on each other so that the lower surface of the support substrate 510 is stacked. Pressed against.
  • the chuck 111 is lowered by its own weight by closing the control valve 582 and releasing the pressure reduction inside the upper seal portion 530 and the lower seal portion 560. Further, by closing the control valve 572, the decompression of the intake hole 573 is released, and the semiconductor wafer 200 can be removed from the chuck 111. Therefore, the next semiconductor wafer 200 is loaded and the tests can be executed sequentially.
  • FIG. 23 is a plan view schematically showing the structure of an anisotropic conductive member 403 that can be used in place of the anisotropic conductive film 400.
  • the anisotropic conductive member 403 includes a plurality of insulating base materials 440 held by a thin plate-like frame 430 and a plurality of insulating base materials 440 that are disposed through the thickness direction of each of the insulating base materials 440.
  • Conductive fibers 420 is a plurality of insulating base materials 440 held by a thin plate-like frame 430 and a plurality of insulating base materials 440 that are disposed through the thickness direction of each of the insulating base materials 440.
  • FIG. 24 is a diagram showing the cross-sectional structure and operation of the anisotropic conductive member 403 shown in FIG. 23, and shows a pair of anisotropic conductive members 403 and the probe wafer 300 sandwiched between them. As illustrated, in the anisotropic conductive member 403, the thickness of the conductive fiber 420 is the largest, and the thickness of the insulating base material 440 and the frame 430 is sequentially reduced.
  • the vent hole 460 of the anisotropic conductive member 403 and the vent hole 360 of the probe wafer 300 communicate with each other even if they are not arranged at the same position.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

　半導体装置であって、基板と、基板上に積層された絶縁層と、少なくとも絶縁層を貫通する貫通穴と、基板の表面において貫通から離間して配置され、絶縁層の透湿性よりも低い透湿性を有する材料で形成されたガードリングと、基板の表面において、ガードリングを挟んで、貫通穴と反対側の領域に形成された素子とを備え、ガードリングは、基板の表面から絶縁層の表面まで連続する。絶縁層は、多孔質低誘電率層であってもよい。

Description

半導体装置および製造方法
　本発明は、半導体装置および製造方法に関する。より詳細には、基板を貫通するビアホールを有する半導体装置と、その製造方法とに関する。
　プロセスの微細化に伴い、スケーリング効果によりデバイスの動作は高速化する。しかしながら、集積化された半導体装置においては、配線および配線間隔も微細化されるので、配線の寄生抵抗および寄生容量に起因する配線遅延が顕在化している。
　配線間絶縁材料の実効誘電率ｋｅｆｆを低くすれば、寄生容量Ｃを小さくして配線遅延を低減できる。しかしながら、層間絶縁層に用いられる材料に固有の比誘電率を変えることはできない。このため、フッ素、炭素等のドープ等により改質された材料でも、所要の低誘電率が達成できない。そこで、絶縁層を多孔質にして誘電率を低くする技術がある（特許文献１参照）。ただし、多孔質の低誘電材料は水分等を透過させやすいので、低誘電材料に埋設された回路をガードリングで包囲して、水分等への障壁とすることが提案されている（特許文献２参照）。
特開２００４－０１４９４９号公報 特開２００４－３０４１２４号公報
　しかしながら、回路毎にガードリングを設けることは、半導体装置の設計の自由度を制限する。一方、多孔質材料に匹敵する低誘電率を有する材料は見いだされていない。そこで、多孔質低誘電率材料を用いた、より合理的な半導体装置の構造が求められている。
　そこで、上記課題を解決すべく、基板と、基板上に積層された絶縁層と、少なくとも絶縁層を貫通する貫通穴と、基板の表面において貫通穴から離間して配置され、絶縁層の透湿性よりも低い透湿性を有する材料で形成されたガードリングと、基板の表面において、ガードリングを挟んで、貫通穴と反対側の領域に形成された半導体素子とを備え、ガードリングは、基板の表面から絶縁層の表面まで連続する半導体装置が提供される。
　また、本発明の第２の形態として、基板と、基板に形成された半導体素子と基板上に積層された絶縁層と、絶縁層を貫通する貫通穴とを備える半導体装置を製造する方法であって、基板に半導体素子を形成する素子形成段階と、基板の表面を覆う絶縁層を形成する絶縁層形成段階と、基板の表面において半導体素子から離間した領域に、絶縁層の透湿性よりも低い透湿性を有する低誘電体材料により、基板の表面から、絶縁層の表面まで連続したガードリングを形成するガードリング形成段階と、基板の表面において、ガードリングを挟んで、半導体素子と反対側の領域に、基板および絶縁層を貫通する貫通穴を形成する貫通穴形成段階とを含む製造方法が提供される。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
試験システム１０の構造を模式的に示す図である。 プローブ装置１００の構成要素を模式的に示す図である。 プローブ装置１００の構造を模式的に示す図である。 半導体ウエハ２００の形状を示す斜視図である。 ウエハユニット５００の構造を模式的に示す図である。 プローブウエハ３００を見下ろした様子を示す斜視図である。 プローブウエハ３００を見上げた様子を斜視図である。 プローブウエハ３００の製造過程を示す図である。 プローブウエハ３００の製造過程の続きを示す図である。 プローブウエハ３００の製造過程の続きを示す図である。 プローブウエハ３００の製造工程の続きを示す図である。 プローブウエハ３００の製造工程の続きを示す図である。 プローブウエハ３００の製造工程の続きを示す図である。 ガードリング３７０のレイアウトを示す図である。 プローブウエハ３００の製造工程の続きを示す図である。 プローブウエハ３００の製造工程の続きを示す図である。 プローブウエハ３００の製造工程の続きを示す図である。 プローブウエハ３００の製造工程の続きを示す図である。 異方性導電膜４００の形状を示す斜視図である。 異方性導電膜４００の構造を示す断面図である。 メンブレン５５０の構造を示す図である。 ウエハユニット５００の動作を模式的に示す図である。 異方性導電膜４００の形状を示す平面図である。 重ねた異方性導電膜４００およびプローブウエハ３００の断面図である。
符号の説明
１０　試験システム、１１　チャンバ、１２　メインフレーム、１４　搬送装置、１６　ケーブル、１００　プローブ装置、１１０　テストヘッド本体、１１１　チャック、１１２、１２２、１３２　筐体、１１３、１２３　ケーブル、１１４、１２４、１３４　ピンエレクトロニクス、１１８、１２６、１２８、１３６　コネクタ、１１９　マザーボード、１２０　パフォーマンスボード、１２１　固定部、１２９　内部回路、１３０　テストヘッド、２００　半導体ウエハ、２０２　半導体基板、２１０　半導体チップ、２２０、３５０　入出力端子、３００　プローブウエハ、３０２　基板、３０４　低誘電率層、３０６　素子領域、３１０　境界、３２０　ウエハ側接続端子、３３０　ビア、３４０　配線、３３１　貫通穴、３６０、４６０、５５１　通気孔、３７０　ガードリング、３７１、３７２　パッド、３７３　導体層、３８２、３８４　絶縁膜、３９４　導電膜、３９６、３９７　配線、４００　異方性導電膜、４０１　上側異方性導電膜、４０２　下側異方性導電膜、４０３　異方性導電部材、４１０　絶縁性母材、４２０　導電性繊維、４３０　フレーム、４４０　絶縁性母材、５００　ウエハユニット、５１０　支持基板、５２０　ハンガ、５３０　上側シール部、５４０　固定リング、５５０　メンブレン、５５２　フレキシブル基材、５５４　バンプ、５５５　通気孔、５６０　下側シール部、５７１、５８１　減圧源、５７２、５８２　制御バルブ、５７３、５８３　吸気孔
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、プローブ装置１００を含む試験システム１０の全体の構造を模式的に示す図である。同図に示すように、試験システム１０は、半導体ウエハを搬送する搬送装置１４と、搬送装置１４により搬送された半導体ウエハに対して試験を実行するプローブ装置１００と、搬送装置１４およびプローブ装置１００の動作を総合的に制御するメインフレーム１２とを含む。搬送装置１４、メインフレーム１２およびプローブ装置１００は、ケーブル１６により相互に結合される。
　プローブ装置１００は、テストヘッド本体１１０、パフォーマンスボード１２０およびテストヘッド１３０を順次積層して形成される。プローブ装置１００は、半導体ウエハに対する電気的な接続を形成して、メインフレーム１２からの指示の下に、半導体ウエハに送信する試験信号を発生する。また、半導体ウエハに送信して処理された試験信号を受信して、半導体ウエハ上の素子等の機能および特性を評価する。
　上記のような試験システム１０おいて、試験に供される半導体ウエハの仕様が変更された場合、あるいは、半導体ウエハを他の品種に切り替える等の要求があった場合、パフォーマンスボード１２０を交換することにより、プローブ装置１００を仕様の異なる半導体ウエハに対応させて試験できる。これにより、試験システム１０およびプローブ装置１００の利用効率を向上させることができる。
　図２は、プローブ装置１００の構成要素を分離して模式的に示す図である。テストヘッド本体１１０は、筐体１１２に収容された、チャック１１１、ピンエレクトロニクス１１４およびマザーボード１１９を有する。チャック１１１は、筐体１１２の上面から僅かに突出して、試験を実行する場合に、被試験デバイスである半導体ウエハ２００を保持する。
　ピンエレクトロニクス１１４は、筐体１１２の上部に配され、一端を筐体１１２の上面に露出させたコネクタ１１８を支持する。また、ピンエレクトロニクス１１４は、ケーブル１１３を介して、コネクタ１１８をマザーボード１１９に電気的に接続される。マザーボード１１９は、このプローブ装置１００の動作を統括的に制御する。
　パフォーマンスボード１２０は、筐体１２２に収容された、ピンエレクトロニクス１２４および固定部１２１を有する。ピンエレクトロニクス１２４は、複数のコネクタ１２６を上面に有する。また、ピンエレクトロニクス１２４は、ケーブル１２３を介して、筐体１２２の下面に露出したコネクタ１２８に接続される。更に、ピンエレクトロニクス１２４には、内部回路１２９が実装される。
　固定部１２１は、筐体１２２の下面から、上方にややオフセットして固定される。プローブ装置１００において試験が実行される場合、パフォーマンスボード１２０の固定部１２１にはウエハユニット５００が装着される。ウエハユニット５００については、図５を参照して後述する。
　テストヘッド１３０は、複数のピンエレクトロニクス１３４を収容する筐体１３２を有する。ピンエレクトロニクス１３４は、それぞれの下端にコネクタ１３６を備える。
　このように、テストヘッド１３０、パフォーマンスボード１２０、テストヘッド本体１１０およびウエハユニット５００は、相互に分離することができる部品として供給される。このような構造により、半導体ウエハ２００の種類、実行すべき試験の内容等に応じて、ウエハユニット５００、パフォーマンスボード１２０およびピンエレクトロニクス１３４を任意に組み合わせて広範な試験を実行できる。
　また、仕様が異なる半導体ウエハ２００の試験も、ウエハユニット５００等の一部の部品を交換することにより対応できる。従って、プローブ装置１００の稼働率を向上させて試験に係るコストを圧縮できる。
　図３は、半導体ウエハ２００を試験するにあたって組み立てられたプローブ装置１００の構造を模式的に示す図である。なお、図１と共通の構成要素には同じ参照番号を付して重複する説明を省く。
　組み立てられたプローブ装置１００においては、パフォーマンスボード１２０に対して、テストヘッド１３０が装着される。このとき、コネクタ１３６、１２６が相互に結合されるのでパフォーマンスボード１２０のコネクタ１２８は、テストヘッド１３０を介して、固定部１２１のウエハユニット５００に結合される。
　テストヘッド１３０、パフォーマンスボード１２０およびウエハユニット５００が一体化された組立体は、テストヘッド本体１１０の筐体１１２に上方から搭載されて、チャック１１１およびウエハユニット５００を内包するチャンバ１１を形成する。試験に供される半導体ウエハ２００はチャック１１１の上に搭載される。
　これにより、半導体ウエハ２００はウエハユニット５００に、コネクタ１１８はコネクタ１２８に、それぞれ結合される。従って、テストヘッド本体１１０のマザーボード１１９から、パフォーマンスボード１２０、テストヘッド１３０、ウエハユニット５００を介した、半導体ウエハ２００までの信号経路が形成される。
　半導体ウエハ２００の試験を実行する場合、１枚の半導体ウエハ２００に対する試験が終了すると、パフォーマンスボード１２０およびウエハユニット５００が一体化された組立体を持ち上げて、次の半導体ウエハ２００が装入される。これを繰り返すことにより、複数の半導体ウエハ２００に対する試験を順次実行できる。
　また、被試験デバイスの仕様が変更になった場合、変更された仕様が、例えば半導体ウエハ２００の接続パッドの配置が変更になった場合は、ウエハユニット５００をそれに応じたものに変更することにより、試験を継続できる。また、試験内容が変更になった場合は、ピンエレクトロニクス１３４のいずれかを変更して対応することができる。
　図４は、被試験デバイスである半導体ウエハ２００の形状を模式的に例示する斜視図である。半導体ウエハ２００は、半導体基板２０２の上面にマトリクス状に配された複数の半導体チップ２１０を有する。半導体チップ２１０の各々は、回路、素子等を有する。また、半導体チップ２１０の各々は、外部に対する電気的接続を形成する場合に使用される複数の入出力端子２２０を有する。
　なお、実際には、一枚の半導体基板２０２に形成される半導体チップ２１０の数および密度は非常に高い。また、個々の半導体チップ２１０に形成される入出力端子２２０の数も非常に多い。
　図５は、ウエハユニット５００の構造を示す図である。ウエハユニット５００は、支持基板５１０、ハンガ５２０、上側シール部５３０、固定リング５４０、メンブレン５５０下側シール部５６０を有する。
　支持基板５１０は、下面に、プローブウエハ３００の入出力端子３５０に対応したレイアウトの接続端子を有し、プローブ装置１００に対して水平に固定される。ハンガ５２０は、支持基板５１０の縁部近傍から下方に向かって垂下され、支持基板５１０の下面に対向する水平面を下端に有する。
　支持基板５１０の下面およびハンガ５２０の水平面の間には、上側シール部５３０および固定リング５４０が挟まれる。固定リング５４０は、剛性が高く、変形しない材料で形成される。一方、上側シール部５３０は、弾性材料により形成される。メンブレン５５０は、上側シール部５３０により固定リング５４０に向かって押しつけられて、支持基板５１０に平行に固定される。
　メンブレン５５０および支持基板５１０の間には、下から順に、下側異方性導電膜４０２、プローブウエハ３００および上側異方性導電膜４０１が積層して収容される。下側異方性導電膜４０２、プローブウエハ３００および上側異方性導電膜４０１の各々は、互いに対応する位置に、通気孔４６０、３６０を有する。なお、図中では、配置が明瞭になるように離して描いたが、下側異方性導電膜４０２、プローブウエハ３００および上側異方性導電膜４０１は、互いに積み重ねられる。
　ウエハユニット５００の下方には、テストヘッド本体１１０のピンエレクトロニクス１１４に支持されたチャック１１１が配置される。チャック１１１の上面には、半導体ウエハ２００が搭載される。
　チャック１１１は、上面に開口した２種類の吸気孔５７３、５８３を有する。吸気孔５７３は、制御バルブ５７２を介して減圧源５７１に連通する。これにより、制御バルブ５７２が開かれた場合に、吸気孔５７３の内部が減圧されるので、半導体ウエハ２００は、チャック１１１に吸着される。
　一方、吸気孔５８３は、半導体ウエハ２００よりも外側に開口する。吸気孔５８３は、制御バルブ５８２を介して減圧源５８１に連通する。これにより、制御バルブ５８２が開かれた場合に、吸気孔５８３の内部が減圧されて、半導体ウエハ２００の周囲雰囲気が排気される。
　ここで、チャック１１１は、下側シール部５６０を備える。下側シール部５６０は、チャック１１１を包囲すると共に、チャック１１１およびメンブレン５５０の間を気密に封止する。従って、半導体ウエハ２００の周囲を吸気孔５８３が排気した場合、下側シール部５６０の内部が減圧される。また、下側シール部５６０は柔軟な弾性材料により形成され、上側シール部５３０およびチャック１１１の間隔が変化した場合も、気密性を維持する。
　更に、下側シール部５６０の内側は、メンブレン５５０の通気孔５５５を介して、上側シール部５３０の内側とも連通する。従って、下側シール部５６０の内側が減圧された場合、上側シール部５３０の内側も減圧される。これにより、支持基板５１０、上側異方性導電膜４０１、プローブウエハ３００、下側異方性導電膜４０２およびメンブレン５５０の相互の間も排気される。また、後述するように、支持基板５１０を除くこれらの部材の各々は、表裏に貫通した通気孔４６０、３６０、５５１を有するので、部材相互の間は隈なく排気される。
　図６は、プローブウエハ３００を上側から見下ろした様子を示す斜視図である。ここに描かれたプローブウエハ３００の上面は、パフォーマンスボード１２０の固定部１２１に接して保持される。
　当該上面において、プローブウエハ３００は、固定部１２１における接続端子の配置に応じて配置された複数の入出力端子３５０を、基板３０２の上面に有する。これにより、プローブウエハ３００が固定部１２１に吸着して保持された場合に、固定部１２１およびプローブウエハ３００が電気的に接続される。また、入出力端子３５０は、配線３４０を介してビア３３０の上端に接続される。ビア３３０は、基板３０２を下面まで貫通する。
　また、プローブウエハ３００は、基板３０２を貫通して形成された複数の通気孔３６０を備える。通気孔３６０は、基板３０２の面方向について、基板３０２全体に、均等に分布して配置されてもよい。通気孔３６０の作用については後述する。なお、図中に点線で示す境界３１０は、プローブウエハ３００に対面した半導体ウエハ２００における、半導体チップ２１０の配置を示す。
　図７は、プローブウエハ３００の下面、即ち、プローブ装置１００が試験を実行する場合に、半導体ウエハ２００の上面側に対面する面の形状を示す。基板３０２の下面には、半導体ウエハ２００の入出力端子２２０に対応した箇所に、ウエハ側接続端子３２０が形成される。ウエハ側接続端子３２０は、ビア３３０の下端に接続される。
　図８から図１３までは、プローブウエハ３００の製造過程を、段階毎に示す図である。まず、図８に示すように、素子領域３０６を含む基板３０２を用意する。素子領域３０６は、半導体、導体等により形成され、トランジスタ、キャパシタ、レジスタ等の素子と配線を組み合わせた回路を含む場合もある。
　次に、図９に示すように、素子領域３０６の内側と、素子領域３０６の外側とのそれぞれに、導体材料により形成されたパッド３７１、３７２が形成される。ここで、素子領域３０６に形成されたパッド３７１は、素子領域３０６と外部とを接続する場合の接続端子となる。素子領域３０６の外に形成されたパッド３７２は、後述するガードリングの下地となる。
　次いで、図１０に示すように、パッド３７１、３７２の上にはＣｕ等の導体材料により形成された導体層３７３を、それ以外の領域には低誘電率層３０４を堆積させる。低誘電率層３０４は、例えば多孔質シリカであり、シリカ前駆体および界面活性剤の混合物を塗布した後に加熱することにより形成される。
　続いて、図１１に示すように、低誘電率層３０４の表面に露出した導体層３７３の上に再び導体材料によるパッド３７２を被着させる。以下、低誘電率層３０４および導体層３７３の積層を繰り返すことにより、図１２に示すように、基板３０２上に、低誘電率層３０４に埋設された多層配線３９６が形成される。また、図１２に併せて示すように、素子領域３０６の外に形成されたパッド３７２および導体層３７３は、低誘電率層３０４を厚さ方向に貫通するガードリング３７０を形成する。
　次に、図１３に示すように、ガードリング３７０に挟まれた領域であって、素子領域３０６とは別の領域に、貫通穴３３１が形成される。貫通穴３３１は、貫通穴３３１の形成は、レーザ加工、マイクロドリル加工等のドライプロセスの他、エッチング等のウェトプロセスも任意に選択できる。
　図１４は、図１３に示した段階において形成した貫通穴３３１の周囲を示す平面図である。図示のように、ガードリング３７０は、貫通穴３３１を包囲して形成される。これにより、貫通穴３３１および素子領域３０６の間は、ガードリング３７０により気密に遮断される。
　このように、貫通穴３３１の内面と素子領域３０６との間の低誘電率層３０４は、ガードリング３７０により遮断されて連続していない。従って貫通穴３３１の内面において低誘電率層３０４に浸入した水分等が、低誘電率層３０４の空孔を伝って素子領域３０６に入り込むことがない。
　また、上記の例では、貫通穴３３１を形成する場合に、貫通穴３３１の内面にガードリング３７０が露出しない。従って、例えばレーザ加工により貫通穴３３１を形成する場合に、ガードリング３７０を形成する金属等がレーザ光を反射することがない。これにより、レーザ光のエネルギを貫通穴３３１の形成に効率よく利用できる。
　図１５および図１６は、プローブウエハ３００の製造工程の続きを、段階毎に示す図である。図１５に示すように、基板３０２の下面における貫通穴３３１の周囲および貫通穴３３１の内面に、絶縁膜３８２を堆積させる。このとき、絶縁が確実になるように、絶縁膜３８２の膜厚は事情が許す限り厚いことが好ましい。絶縁膜３８２は印刷等により形成してもよい。
　続いて、図１６に示すように、貫通穴３３１の内面および基板３０２の下面において、絶縁膜３８２に重ねて、導電膜３９４を形成し、更に、基板３０２の表面においても、貫通穴３３１の周囲に導電膜３９４を堆積させる。これにより、基板３０２の表裏を電気的に導通させることもできる。
　更に、図１７および図１８は、プローブウエハ３００の付加的な加工について説明する図である。図１７に示すように、低誘電率層３０４の最表面において、導電膜３９４に隣接して、絶縁膜３８４を堆積させる。絶縁膜３８４は、最上層の配線３９６の一部に達する。
　続いて、図１８に示すように、絶縁膜３８４の上に配線３９７を堆積させる。これにより、素子領域３０６に含まれる素子を、基板３０２の下面まで接続させることができる。基板３０２の表裏につながる導電膜３９４および、導電膜３９４につながる配線３９６は、必須の要素ではなく用途に応じて適宜設けられる。
　図１９は、上側異方性導電膜４０１または下側異方性導電膜４０２として使用できる異方性導電膜４００の形状を示す。図示のように、異方性導電膜４００は、絶縁性母材４１０、導電性繊維４２０および通気孔４６０を有する。絶縁性母材４１０は、プローブウエハ３００と略同じ形状を有する平坦な膜状をなす。導電性繊維４２０は、略全域にわたって絶縁性母材４１０に埋設される。
　通気孔４６０は、プローブウエハ３００の通気孔３６０のいずれかと同じ位置に配置される。従って、異方性導電膜４００およびプローブウエハ３００が積層された場合、異方性導電膜４００の通気孔４６０は、プローブウエハ３００の通気孔３６０と連通する。
　図２０は、異方性導電膜４００の構造を示す。図示のように、通気孔４６０の各々は、絶縁性母材４１０の表裏を連通させる。また、導電性繊維４２０は、絶縁性母材４１０の厚さ方向に配向している。これにより、異方性導電膜４００は、厚さ方向に電気信号を伝播させる一方で、面方向には絶縁性を有する。
　従って、異方性導電膜４００およびプローブウエハ３００を積層した場合、プローブウエハ３００の表面に配されたウエハ側接続端子３２０の位置に配された導電性繊維４２０が、当該ウエハ側接続端子３２０への信号の入出力を担う。また、絶縁性母材４１０は弾性を有して、自身に接するプローブウエハ３００、支持基板５１０またはメンブレン５５０に対して導電性繊維４２０を密着させ、接触抵抗を低下させる。
　図２１は、メンブレン５５０の形状を示す斜視図である。メンブレン５５０は、フレキシブル基材５５２と、フレキシブル基材５５２に埋設されたバンプ５５４とを有する。
　フレキシブル基材５５２は、図中に点線で示すように、上側シール部５３０に接した状態で、やはり図中に点線で示す半導体ウエハ２００を内包する広さを有する。また、フレキシブル基材５５２は、通気孔５５１および通気孔５５５を有する。
　通気孔５５１は、半導体ウエハ２００に接する領域の内側において、プローブウエハ３００、上側異方性導電膜４０１および下側異方性導電膜４０２の通気孔３６０、４６０に連通する。通気孔５５５は、半導体ウエハ２００に接する領域の外側に配される。
　バンプ５５４は、半導体ウエハ２００の入出力端子２２０と、プローブウエハ３００のウエハ側接続端子３２０とに対応した位置に配置される。バンプ５５４の各々は、フレキシブル基材５５２を貫通して、メンブレン５５０の表裏にわたる電気的経路を形成する。また、バンプ５５４の各々の上端および下端は、フレキシブル基材５５２の上面および下面から僅かに突出する。
　図２２は、ウエハユニット５００の動作を説明する図である。なお、ここでは固定部１２１によるプローブウエハ３００、異方性導電膜４００および半導体ウエハ２００の吸着を説明する目的で、入出力端子２２０、３５０、ウエハ側接続端子３２０、等の電気的な接続機構については図示を省いた。
　図５を参照して前記したように、制御バルブ５８２を開いて上側シール部５３０および下側シール部５６０の内側を排気した場合、支持基板５１０、上側シール部５３０、下側シール部５６０およびチャック１１１により画成されて閉塞された空間が減圧される。支持基板５１０は、プローブ装置１００に対して固定されているので、この減圧により、チャック１１１が、支持基板５１０に近づく方向に吸引される。
　吸着されたチャック１１１に押し上げられた半導体ウエハ２００がメンブレン５５０に当接した場合、メンブレン５５０は容易に変形するので、半導体ウエハ２００は更に上昇する。また、半導体ウエハ２００の入出力端子２２０の各々は、それぞれ対応するバンプに当接する。
　半導体ウエハ２００およびメンブレン５５０の中央部が更に上昇すると、下側異方性導電膜４０２、プローブウエハ３００、上側異方性導電膜４０１が順次押し上げられ、互いに積層された状態で支持基板５１０の下面に押しつけられる。これにより、上側異方性導電膜４０１の導電性繊維４２０、プローブウエハ３００の入出力端子３５０、ビア３３０およびウエハ側接続端子３２０、下側異方性導電膜４０２の導電性繊維４２０、並びに、メンブレン５５０のバンプ５５４を介して、支持基板５１０から半導体ウエハ２００までの電気信号経路が形成され、半導体ウエハ２００に試験信号を供給して試験をすることができる。
　一方、制御バルブ５８２を閉じて、上側シール部５３０および下側シール部５６０の内側の減圧を解くことによりチャック１１１は自重により降下する。更に、制御バルブ５７２を閉じることにより吸気孔５７３の減圧を解き、半導体ウエハ２００をチャック１１１から取り外すことができる。従って、次の半導体ウエハ２００を装填して、試験を順次実行できる。
　図２３は、異方性導電膜４００に換えて用いることができる異方性導電部材４０３の構造を模式的に示す平面図である。図示のように、異方性導電部材４０３は、薄板状のフレーム４３０に保持された複数の絶縁性母材４４０と、絶縁性母材４４０の各々を厚さ方向に貫通して配された複数の導電性繊維４２０とを有する。
　図２４は、図２３に示した異方性導電部材４０３の断面構造と作用を示す図であり、一対の異方性導電部材４０３と、それに挟まれたプローブウエハ３００を併せて示す。図示のように、異方性導電部材４０３においては、導電性繊維４２０の厚さが最も大きく、絶縁性母材４４０、フレーム４３０と順次厚さが小さくなる。
　このため、異方性導電部材４０３およびプローブウエハ３００の間には間隙が生じる。従って、異方性導電部材４０３の通気孔４６０と、プローブウエハ３００の通気孔３６０は、殊更同じ位置に配置しなくても連通する。
　以上、発明を実施の形態を用いて説明したが、発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (13)

  1. 　基板と、
    　前記基板上に積層された絶縁層と、
    　少なくとも前記絶縁層を貫通する貫通穴と、
    　前記基板の表面において前記貫通穴から離間して配置され、前記絶縁層の透湿性よりも低い透湿性を有する材料で形成されたガードリングと、
    　前記基板の表面において、前記ガードリングを挟んで、前記貫通穴と反対側の領域に形成された半導体素子と
    を備え、前記ガードリングは、前記基板の表面から前記絶縁層の表面まで連続する半導体装置。
  2. 　前記絶縁層は、空孔を含む低誘電材料により形成される請求項１に記載の半導体装置。
  3. 　前記ガードリングは、前記貫通穴を包囲する請求項１または請求項２に記載の半導体装置。
  4. 　前記ガードリングは、前記基板上に形成された配線と共通の材料により形成される請求項１から請求項３までのいずれかに記載の半導体装置。
  5. 　前記貫通穴は、メッキにより形成された導体層を内面に備える請求項１から請求項４までのいずれかに記載の半導体装置。
  6. 　前記絶縁層の表面に沿って前記ガードリングを越えて形成され、前記貫通穴および前記半導体素子の間に介在する配線を更に備える請求項５に記載の半導体装置。
  7. 　基板と、
    　前記基板に形成された半導体素子と前記基板上に積層された絶縁層と、前記絶縁層を貫通する貫通穴とを備える半導体装置を製造する製造方法であって、
    　前記基板に半前記導体素子を形成する素子形成段階と、
    　前記基板の表面を覆う絶縁層を形成する絶縁層形成段階と、
    　前記基板の表面において前記半導体素子から離間した領域に、前記絶縁層の透湿性よりも低い透湿性を有する低誘電体材料により、前記基板の表面から、前記絶縁層の表面まで連続したガードリングを形成するガードリング形成段階と、
    　前記基板の表面において、前記ガードリングを挟んで、前記半導体素子と反対側の領域に、前記基板および前記絶縁層を貫通する貫通穴を形成する貫通穴形成段階と
    　を含む製造方法。
  8. 　前記ガードリング形成段階は、前記貫通穴が形成される領域を包囲して前記ガードリングを形成する請求項７に記載の製造方法。
  9. 　前記絶縁層形成段階は、空孔を含む低誘電材料により前記絶縁層を形成する請求項７または請求項８に記載の製造方法。
  10. 　前記ガードリング形成段階は、前記貫通穴形成段階よりも前に実行される請求項９に記載の製造方法。
  11. 　前記貫通穴形成段階は、レーザを照射して前記基板および前記絶縁層を穿孔する請求項７から請求項１０までのいずれかに記載の製造方法。
  12. 　前記貫通穴が形成された後に、前記貫通穴の内面に導体材料をメッキするメッキ層形成段階を更に含む請求項７から請求項１１までのいずれかに記載の製造方法。
  13. 　前記貫通穴形成段階よりも後に、前記絶縁層の表面に向かって液滴状の導電材料を吐出して付着させることにより、前記貫通穴および前記半導体素子の少なくとも一方に電気的に接続された配線層を形成する配線層形成段階を更に含む請求項７から請求項１２までのいずれかに記載の製造方法。
PCT/JP2008/002011 2008-07-28 2008-07-28 半導体装置および製造方法 WO2010013286A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2010522518A JP5351164B2 (ja) 2008-07-28 2008-07-28 半導体装置、プローブウエハおよび製造方法
PCT/JP2008/002011 WO2010013286A1 (ja) 2008-07-28 2008-07-28 半導体装置および製造方法
TW098125234A TW201013877A (en) 2008-07-28 2009-07-27 Semiconductor device and fabricating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2008/002011 WO2010013286A1 (ja) 2008-07-28 2008-07-28 半導体装置および製造方法

Publications (1)

Publication Number Publication Date
WO2010013286A1 true WO2010013286A1 (ja) 2010-02-04

Family

ID=41610016

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2008/002011 WO2010013286A1 (ja) 2008-07-28 2008-07-28 半導体装置および製造方法

Country Status (3)

Country Link
JP (1) JP5351164B2 (ja)
TW (1) TW201013877A (ja)
WO (1) WO2010013286A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005260191A (ja) * 2004-03-15 2005-09-22 Sanyo Electric Co Ltd 回路装置
JP2007123857A (ja) * 2005-09-29 2007-05-17 Nec Electronics Corp 半導体装置およびその製造方法
WO2007102214A1 (ja) * 2006-03-08 2007-09-13 Fujitsu Limited 半導体装置及びその製造方法
WO2007119278A1 (ja) * 2006-03-17 2007-10-25 Nec Corporation 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005053494A1 (de) * 2005-11-09 2007-05-16 Fraunhofer Ges Forschung Verfahren zum Herstellen elektrisch leitender Durchführungen durch nicht- oder halbleitende Substrate
JP2007294652A (ja) * 2006-04-25 2007-11-08 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005260191A (ja) * 2004-03-15 2005-09-22 Sanyo Electric Co Ltd 回路装置
JP2007123857A (ja) * 2005-09-29 2007-05-17 Nec Electronics Corp 半導体装置およびその製造方法
WO2007102214A1 (ja) * 2006-03-08 2007-09-13 Fujitsu Limited 半導体装置及びその製造方法
WO2007119278A1 (ja) * 2006-03-17 2007-10-25 Nec Corporation 半導体装置

Also Published As

Publication number Publication date
TW201013877A (en) 2010-04-01
JP5351164B2 (ja) 2013-11-27
JPWO2010013286A1 (ja) 2012-01-05

Similar Documents

Publication Publication Date Title
US10571489B2 (en) Wafer testing system and associated methods of use and manufacture
JP4437508B1 (ja) 試験装置
JP6077301B2 (ja) 静電チャック
JP2011198878A5 (ja)
KR101193556B1 (ko) 피씨비 일체형 테스트 소켓
JP2010050259A (ja) ３次元積層半導体装置
KR20110091194A (ko) 적층 반도체 패키지
TWI508240B (zh) Laminated wiring board
US9860990B1 (en) Circuit board structure with chips embedded therein and manufacturing method thereof
JP2014122882A (ja) 予備空間変換器及びこれを用いて製造された空間変換器、並びに前記空間変換器を備える半導体素子検査装置
EP2669935B1 (en) Packaging substrate having interposer
TWI491017B (zh) 半導體封裝件及其製法
KR100712517B1 (ko) 에어 갭 구조를 갖는 반도체 소자의 인터포저
WO2010125605A1 (ja) 配線基板ユニットおよび試験装置
JP5351164B2 (ja) 半導体装置、プローブウエハおよび製造方法
TW201708095A (zh) 具有對逸氣成分可滲透的電極之微電－機系統ｍｅｍｓ裝置
US20120224328A1 (en) Inner-layer heat-dissipating board, multi-chip stack package structure having the inner layer heat-dissipating board and fabrication method thereof
JP4482707B1 (ja) 試験装置
JP2007294632A (ja) 検査用装置
JP5314683B2 (ja) プローブウエハ、プローブ装置および試験システム
WO2021124653A1 (ja) 半導体装置
JP2009176851A (ja) 半導体装置およびその製造方法
JP2003347372A (ja) 被測定ウエハおよびそのウエハ試験装置
JP2009030978A (ja) パッケージオンパッケージ型電子部品、その検査治具、及びその検査方法
JP4437838B1 (ja) 試験装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 08790275

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2010522518

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 08790275

Country of ref document: EP

Kind code of ref document: A1