JPH07201971A - 素子分離構造を改良した半導体装置及びその製造方法、及び半導体基板の製造方法 - Google Patents
素子分離構造を改良した半導体装置及びその製造方法、及び半導体基板の製造方法Info
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- JPH07201971A JPH07201971A JP33506893A JP33506893A JPH07201971A JP H07201971 A JPH07201971 A JP H07201971A JP 33506893 A JP33506893 A JP 33506893A JP 33506893 A JP33506893 A JP 33506893A JP H07201971 A JPH07201971 A JP H07201971A
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Abstract
(57)【要約】
【目的】 溝型素子分離構造を有する半導体装置であ
って、素子分離の溝の深さに分布が生じていない構造の
半導体装置を提供する。ポリッシュを用いて溝型素子
分離構造を形成する場合にも、素子分離溝に深さの分布
の生じない半導体装置の製造方法を提供する。上記半
導体装置の形成に用い得る汎用の半導体基板の製造方法
を提供する。 【構成】 半導体基板１に溝を形成してこれを埋め込
んで溝型素子分離構造を形成した半導体装置において、
基板の表・裏面に同等の溝型素子分離構造を形成する。
半導体基板１の表・裏面に同等の溝２ａ〜２ｅ，２
ａ′〜２ｅ′を形成し、これらの溝に絶縁材料を埋め込
み、表・裏面をポリッシュして溝型素子分離構造を形成
する。半導体基板の表・裏面に同等の溝を形成し、こ
れらの溝に絶縁材料を埋め込み、表・裏面をポリッシュ
して半導体基板を形成する。
って、素子分離の溝の深さに分布が生じていない構造の
半導体装置を提供する。ポリッシュを用いて溝型素子
分離構造を形成する場合にも、素子分離溝に深さの分布
の生じない半導体装置の製造方法を提供する。上記半
導体装置の形成に用い得る汎用の半導体基板の製造方法
を提供する。 【構成】 半導体基板１に溝を形成してこれを埋め込
んで溝型素子分離構造を形成した半導体装置において、
基板の表・裏面に同等の溝型素子分離構造を形成する。
半導体基板１の表・裏面に同等の溝２ａ〜２ｅ，２
ａ′〜２ｅ′を形成し、これらの溝に絶縁材料を埋め込
み、表・裏面をポリッシュして溝型素子分離構造を形成
する。半導体基板の表・裏面に同等の溝を形成し、こ
れらの溝に絶縁材料を埋め込み、表・裏面をポリッシュ
して半導体基板を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に、素子分離構造を改良した半導体装
置及びその製造方法に関するものである。また、半導体
基板の製造方法に関し、特に、汎用の半導体基板を形成
できる半導体基板の製造方法に関するものである。
造方法に関し、特に、素子分離構造を改良した半導体装
置及びその製造方法に関するものである。また、半導体
基板の製造方法に関し、特に、汎用の半導体基板を形成
できる半導体基板の製造方法に関するものである。
【０００２】
【従来の技術】従来より、半導体基板に溝を形成し、該
溝に絶縁材料を埋め込んで素子分離を行う技術が知られ
ている（本明細書中、このような素子分離構造を「溝型
素子分離構造」と称する）。溝型素子分離構造は、Ｓｉ
半導体装置におけるＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｄａ
ｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）素子分離構造にみら
れるバーズビーク発生の問題等を解決できるため、有利
である。
溝に絶縁材料を埋め込んで素子分離を行う技術が知られ
ている（本明細書中、このような素子分離構造を「溝型
素子分離構造」と称する）。溝型素子分離構造は、Ｓｉ
半導体装置におけるＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｄａ
ｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）素子分離構造にみら
れるバーズビーク発生の問題等を解決できるため、有利
である。
【０００３】溝型素子分離構造について、これをポリッ
シュにより形成する技術が、提案されている。例えば、
特開昭５９−１３６９４３号には、半導体基板表面に所
望の寸法と深さの溝を設け、該溝の深さより厚く全面に
絶縁膜または半絶縁膜を堆積し、その後基板表面をメカ
ノケミカルポリシングにより平坦化する素子分離技術が
開示されている。
シュにより形成する技術が、提案されている。例えば、
特開昭５９−１３６９４３号には、半導体基板表面に所
望の寸法と深さの溝を設け、該溝の深さより厚く全面に
絶縁膜または半絶縁膜を堆積し、その後基板表面をメカ
ノケミカルポリシングにより平坦化する素子分離技術が
開示されている。
【０００４】
【発明が解決しようとする問題点】上記のようなポリッ
シュによる素子分離形成技術には、形成された素子分離
の深さが一定でなく、分布をもつという問題点がある。
例えば、基板ウェーハ面内において、トレンチ素子分離
の深さが、例えば中心０．２μｍ、周辺で０．４μｍの
分布を持つ。
シュによる素子分離形成技術には、形成された素子分離
の深さが一定でなく、分布をもつという問題点がある。
例えば、基板ウェーハ面内において、トレンチ素子分離
の深さが、例えば中心０．２μｍ、周辺で０．４μｍの
分布を持つ。
【０００５】この原因は、基板ウェーハの反りのためで
ある。即ち、図３に極端に例示するように、基板ウェー
ハ１の溝２に絶縁材３を埋め込んでポリッシュを行う
と、基板ウェーハ１が図の如く凸型（溝２が形成されて
いる側が凸）になり、この結果、図に示す面Ａでポリッ
シュすると、溝の深さが互いに異なって、分布をもつに
至る。
ある。即ち、図３に極端に例示するように、基板ウェー
ハ１の溝２に絶縁材３を埋め込んでポリッシュを行う
と、基板ウェーハ１が図の如く凸型（溝２が形成されて
いる側が凸）になり、この結果、図に示す面Ａでポリッ
シュすると、溝の深さが互いに異なって、分布をもつに
至る。
【０００６】一般に、ＳｉＯ2 をＳｉ基板ウェーハの
両面に堆積（デポ）すると、ポリッシュのスタート時の
反りは少ないが、ポリッシュされるにつれ、反りが大き
くなる。
両面に堆積（デポ）すると、ポリッシュのスタート時の
反りは少ないが、ポリッシュされるにつれ、反りが大き
くなる。
【０００７】一方、ＳｉＯ2 をＳｉ基板ウェーハの片
面にだけ堆積（デポ）すると、スタート時反りは大きい
が、徐々に反りが小さくなる。これは上にに比べ溝の
深さの分布は改善されるが、不十分である。
面にだけ堆積（デポ）すると、スタート時反りは大きい
が、徐々に反りが小さくなる。これは上にに比べ溝の
深さの分布は改善されるが、不十分である。
【０００８】上記から、基板ウェーハに両面堆積を
行い、ある程度表面をポリッシュすると、今度は裏面も
同じ位ポリッシュし、また上面・・・というくり返しを
行うと良いということになるが、これは工数が倍以上か
かってしまうなど、実用的でない。
行い、ある程度表面をポリッシュすると、今度は裏面も
同じ位ポリッシュし、また上面・・・というくり返しを
行うと良いということになるが、これは工数が倍以上か
かってしまうなど、実用的でない。
【０００９】
【発明の目的】本発明は、上記従来技術の問題点を解決
して、溝型素子分離構造を有する半導体装置であって、
素子分離の溝の深さに分布が生じていない構造の半導体
装置を提供することを目的とし、また、ポリッシュを用
いて素子分離構造を形成する場合にも、素子分離溝に深
さの分布の生じない半導体装置の製造方法を提供するこ
とを目的とする。更に、このような半導体装置の形成に
用いることができる汎用の半導体基板の製造方法を提供
することを目的とする。
して、溝型素子分離構造を有する半導体装置であって、
素子分離の溝の深さに分布が生じていない構造の半導体
装置を提供することを目的とし、また、ポリッシュを用
いて素子分離構造を形成する場合にも、素子分離溝に深
さの分布の生じない半導体装置の製造方法を提供するこ
とを目的とする。更に、このような半導体装置の形成に
用いることができる汎用の半導体基板の製造方法を提供
することを目的とする。
【００１０】
【問題点を解決するための手段】本出願の請求項１の発
明は、半導体基板に溝を形成し、該溝に絶縁材料を埋め
込んで溝型素子分離構造を形成した半導体装置におい
て、半導体基板の表・裏面に同等の溝型素子分離構造を
形成したことを特徴とする半導体装置であって、これに
より上記目的を達成するものである。
明は、半導体基板に溝を形成し、該溝に絶縁材料を埋め
込んで溝型素子分離構造を形成した半導体装置におい
て、半導体基板の表・裏面に同等の溝型素子分離構造を
形成したことを特徴とする半導体装置であって、これに
より上記目的を達成するものである。
【００１１】本出願の請求項２の発明は、半導体基板の
表・裏面に同等の溝を形成し、これらの溝に絶縁材料を
埋め込み、表・裏面をポリッシュすることにより溝型素
子分離構造を形成する工程を有することを特徴とする半
導体装置の製造方法であって、これにより上記目的を達
成するものである。
表・裏面に同等の溝を形成し、これらの溝に絶縁材料を
埋め込み、表・裏面をポリッシュすることにより溝型素
子分離構造を形成する工程を有することを特徴とする半
導体装置の製造方法であって、これにより上記目的を達
成するものである。
【００１２】上記発明において、「同等の溝型素子分離
領域」あるいは「同等の溝」とは、ポリッシュに代表さ
れる処理等に対して同等の作用を示すことによって反り
などが生じないようにした構造を指す。
領域」あるいは「同等の溝」とは、ポリッシュに代表さ
れる処理等に対して同等の作用を示すことによって反り
などが生じないようにした構造を指す。
【００１３】本出願の請求項３の発明は、半導体基板の
素子形成側の面と逆の側の面に溝を形成し、その後素子
形成側の面に溝を形成し、絶縁材料を両面に形成するこ
とによって各溝を埋め込み、両面同時研磨することによ
り溝型素子分離構造を形成することを特徴とする請求項
２に記載の半導体装置の製造方法であって、これにより
上記目的を達成するものである。
素子形成側の面と逆の側の面に溝を形成し、その後素子
形成側の面に溝を形成し、絶縁材料を両面に形成するこ
とによって各溝を埋め込み、両面同時研磨することによ
り溝型素子分離構造を形成することを特徴とする請求項
２に記載の半導体装置の製造方法であって、これにより
上記目的を達成するものである。
【００１４】本出願の請求項４の発明は、半導体基板の
素子形成側の面と逆の側の面の溝に、ゲッタリング効果
を高める処理を施すことを特徴とする請求項２または３
に記載の半導体装置の製造方法であって、これにより上
記目的を達成するものである。ゲッタリング効果を高め
る処理としては、例えば、イオン注入、レーザー処理、
熱処理等を挙げることができる。
素子形成側の面と逆の側の面の溝に、ゲッタリング効果
を高める処理を施すことを特徴とする請求項２または３
に記載の半導体装置の製造方法であって、これにより上
記目的を達成するものである。ゲッタリング効果を高め
る処理としては、例えば、イオン注入、レーザー処理、
熱処理等を挙げることができる。
【００１５】本出願の請求項５の発明は、半導体基板の
両面を素子形成面とすることを特徴とする請求項２に記
載の半導体装置の製造方法であって、これにより上記目
的を達成するものである。
両面を素子形成面とすることを特徴とする請求項２に記
載の半導体装置の製造方法であって、これにより上記目
的を達成するものである。
【００１６】本出願の請求項６の発明は、半導体基板の
深さ方向の央部にゲッター源を付与することを特徴とす
る請求項５に記載の半導体装置の製造方法であって、こ
れにより上記目的を達成するものである。
深さ方向の央部にゲッター源を付与することを特徴とす
る請求項５に記載の半導体装置の製造方法であって、こ
れにより上記目的を達成するものである。
【００１７】本出願の請求項７の発明は、半導体基板の
表・裏面に同等の溝を形成し、これらの溝に絶縁材料を
埋め込み、表・裏面をポリッシュして形成することを特
徴とする半導体基板の製造方法であって、これにより上
記目的を達成するものである。
表・裏面に同等の溝を形成し、これらの溝に絶縁材料を
埋め込み、表・裏面をポリッシュして形成することを特
徴とする半導体基板の製造方法であって、これにより上
記目的を達成するものである。
【００１８】
【作 用】本発明によれば、半導体基板の表裏面に同等
の溝型素子分離構造を形成し、あるいは半導体基板の表
・裏面に同等の溝を形成してポリッシュするので、反り
などに起因する素子分離溝の深さの分布の発生を防止し
た半導体装置、及び半導体装置の製造方法、また、この
ような半導体装置に汎用できる半導体基板を得ることが
できる。
の溝型素子分離構造を形成し、あるいは半導体基板の表
・裏面に同等の溝を形成してポリッシュするので、反り
などに起因する素子分離溝の深さの分布の発生を防止し
た半導体装置、及び半導体装置の製造方法、また、この
ような半導体装置に汎用できる半導体基板を得ることが
できる。
【００１９】また、裏面にも溝を形成することによっ
て、この溝でストレスを与え、欠陥を故意に形成するこ
とにより、この溝の形成のみでゲッター効果をもたせる
ことができる。一般には、基板裏面にイオン注入、レー
ザー処理、熱処理等を施して欠陥を発生させ、この欠陥
に重金属等を捕捉させるというゲッタリング構造を付与
するのが通例であるが、本発明はこれらの必要なくゲッ
ター効果をもたせることができ、あるいは、上記各ゲッ
タリング構造と併用して、更なるゲッター効果をもたせ
るようにすることができる。
て、この溝でストレスを与え、欠陥を故意に形成するこ
とにより、この溝の形成のみでゲッター効果をもたせる
ことができる。一般には、基板裏面にイオン注入、レー
ザー処理、熱処理等を施して欠陥を発生させ、この欠陥
に重金属等を捕捉させるというゲッタリング構造を付与
するのが通例であるが、本発明はこれらの必要なくゲッ
ター効果をもたせることができ、あるいは、上記各ゲッ
タリング構造と併用して、更なるゲッター効果をもたせ
るようにすることができる。
【００２０】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し当然のことではあるが、本発明は以下
の実施例により限定を受けるものではない。
て説明する。但し当然のことではあるが、本発明は以下
の実施例により限定を受けるものではない。
【００２１】実施例１ この実施例は、基板面の片側の面を素子形成面とした構
造の半導体装置について本発明を適用したものである。
この実施例においては、ポリッシュ前の基板ウェーハに
おいて、ウェーハの裏面にも表面と同じ溝の形成と、こ
の溝の絶縁膜の埋め込みを施した。これにより、基板ウ
ェーハの反りは小さくなった。その後、両面ポリッシュ
により基板ウェーハ表面と裏面のポリッシュを同時に行
い、トレンチ（溝）素子分離を形成したものである。
造の半導体装置について本発明を適用したものである。
この実施例においては、ポリッシュ前の基板ウェーハに
おいて、ウェーハの裏面にも表面と同じ溝の形成と、こ
の溝の絶縁膜の埋め込みを施した。これにより、基板ウ
ェーハの反りは小さくなった。その後、両面ポリッシュ
により基板ウェーハ表面と裏面のポリッシュを同時に行
い、トレンチ（溝）素子分離を形成したものである。
【００２２】更に詳しくは、本実施例においては、溝型
素子分離構造形成のためのトレンチの形成を、次のよう
に行った。図１を参照する。
素子分離構造形成のためのトレンチの形成を、次のよう
に行った。図１を参照する。
【００２３】半導体基板１（ここではＳｉウェーハ）の
両面に、フォトレジスト工程とＲＩＥ工程により、素子
分離領域を形成すべき個所に、所定の溝２ａ〜２ｅ，２
ａ′〜２ｅ′をほる。本実施例では図示のように、やや
近くで隣り合う細い溝２ａ，２ｂ及びこれと離れた所に
位置する細い溝２ｃ、及びこれと離れた位置の幅広の溝
２ｄ、及びこれと離れた位置の細い溝２ｅを各々基板１
の表面１ａに形成する。かつ、これら溝２ａ〜２ｅと同
形の溝２ａ′〜２ｅ′を、基板１の裏面１ｂの対応する
位置に形成する。本実施例では、先に裏面１ｂの側の溝
２ａ′〜２ｅ′を形成し、その後に表面１ａの側の溝２
ａ〜２ｅを形成するようにした。本実施例では溝２ａ〜
２ｅ，２ａ′〜２ｅ′の深さは０．１〜０．５μｍと
し、特に、約０．３μｍとした。
両面に、フォトレジスト工程とＲＩＥ工程により、素子
分離領域を形成すべき個所に、所定の溝２ａ〜２ｅ，２
ａ′〜２ｅ′をほる。本実施例では図示のように、やや
近くで隣り合う細い溝２ａ，２ｂ及びこれと離れた所に
位置する細い溝２ｃ、及びこれと離れた位置の幅広の溝
２ｄ、及びこれと離れた位置の細い溝２ｅを各々基板１
の表面１ａに形成する。かつ、これら溝２ａ〜２ｅと同
形の溝２ａ′〜２ｅ′を、基板１の裏面１ｂの対応する
位置に形成する。本実施例では、先に裏面１ｂの側の溝
２ａ′〜２ｅ′を形成し、その後に表面１ａの側の溝２
ａ〜２ｅを形成するようにした。本実施例では溝２ａ〜
２ｅ，２ａ′〜２ｅ′の深さは０．１〜０．５μｍと
し、特に、約０．３μｍとした。
【００２４】上記溝２ａ〜２ｅ，２ａ′〜２ｅ′を形成
した基板１の表・裏面１ａ，１ｂに、絶縁膜（例えばこ
こではＣＶＤ−ＳｉＯ2 膜）を形成して、溝の埋め込み
を行う。本実施例では、両面デポ（両面同時堆積）によ
りＳｉＯ2 絶縁膜を形成した。上記により得られた構造
を、図１に示す。図中、符号３ａで表面１ａの絶縁材料
（ＳｉＯ2 絶縁膜）を示し、３ｂで裏面１ｂの絶縁材料
（ＳｉＯ2 絶縁膜）を示す。
した基板１の表・裏面１ａ，１ｂに、絶縁膜（例えばこ
こではＣＶＤ−ＳｉＯ2 膜）を形成して、溝の埋め込み
を行う。本実施例では、両面デポ（両面同時堆積）によ
りＳｉＯ2 絶縁膜を形成した。上記により得られた構造
を、図１に示す。図中、符号３ａで表面１ａの絶縁材料
（ＳｉＯ2 絶縁膜）を示し、３ｂで裏面１ｂの絶縁材料
（ＳｉＯ2 絶縁膜）を示す。
【００２５】この後、両面ポリッシュにより、基板１の
表面１ａ及び裏面１ｂの絶縁膜を同時に研磨していく。
本実施例によれば、表・裏面の両面に同形の溝２ａ〜２
ｅ，２ａ′〜２ｅ′を形成したので、基板１（ウェー
ハ）の反りが少ない。よって、面内で均一性良くポリッ
シュがなされる。よって、各溝相互のトレンチ深さが異
なって分布が生じるなどの不均一は発生しない。この結
果、均一性の良いトレンチ素子分離が得られる。
表面１ａ及び裏面１ｂの絶縁膜を同時に研磨していく。
本実施例によれば、表・裏面の両面に同形の溝２ａ〜２
ｅ，２ａ′〜２ｅ′を形成したので、基板１（ウェー
ハ）の反りが少ない。よって、面内で均一性良くポリッ
シュがなされる。よって、各溝相互のトレンチ深さが異
なって分布が生じるなどの不均一は発生しない。この結
果、均一性の良いトレンチ素子分離が得られる。
【００２６】本実施例では、ポリッシュは、シリカ微粉
末（直径１００Å程度）を弱アルカリ液に懸濁した液を
研磨源として用い、研磨圧力を約１１０ｇ／ｃｍ2 とし
て実施した。
末（直径１００Å程度）を弱アルカリ液に懸濁した液を
研磨源として用い、研磨圧力を約１１０ｇ／ｃｍ2 とし
て実施した。
【００２７】本実施例では、この後、上記絶縁材料３
ａ，３ｂにより上記溝２ａ〜２ｅ，２ａ′〜２ｅ′を埋
め込んだ素子分離構造を有する上記ポリッシュ後のＳｉ
基板１の表面１ａに素子を形成して、半導体装置を得
た。
ａ，３ｂにより上記溝２ａ〜２ｅ，２ａ′〜２ｅ′を埋
め込んだ素子分離構造を有する上記ポリッシュ後のＳｉ
基板１の表面１ａに素子を形成して、半導体装置を得
た。
【００２８】本実施例において、基板１の裏面１ｂに形
成した溝２ａ′〜２ｅ′は、上記ポリッシュ時の反りの
防止効果をもたらすほか、基板１内の不都合な不純物
（重金属等）を捕捉するゲッタリング効果をも呈する。
溝２ａ′〜２ｅ′を形成することにより、基板１のその
部分に強制的に欠陥が生ぜしめられることになり、この
欠陥が、不純物を捕捉するゲッター作用を示すからであ
る。
成した溝２ａ′〜２ｅ′は、上記ポリッシュ時の反りの
防止効果をもたらすほか、基板１内の不都合な不純物
（重金属等）を捕捉するゲッタリング効果をも呈する。
溝２ａ′〜２ｅ′を形成することにより、基板１のその
部分に強制的に欠陥が生ぜしめられることになり、この
欠陥が、不純物を捕捉するゲッター作用を示すからであ
る。
【００２９】ゲッタリング効果を確実にするためには、
溝２ａ′〜２ｅ′のいずれか少なくとも１つを、１μｍ
以上の深さに形成しておくのがよい。特に、表面にバイ
ポーラ素子を形成すると、バイボーラ素子から欠陥が出
るので、１μｍ以上の深さの溝を一部形成しておくこと
が好ましい。この場合、対応する表面の溝も、同形にす
ることが好ましい。
溝２ａ′〜２ｅ′のいずれか少なくとも１つを、１μｍ
以上の深さに形成しておくのがよい。特に、表面にバイ
ポーラ素子を形成すると、バイボーラ素子から欠陥が出
るので、１μｍ以上の深さの溝を一部形成しておくこと
が好ましい。この場合、対応する表面の溝も、同形にす
ることが好ましい。
【００３０】表・裏面の両面に溝２ａ〜２ｅ，２ａ′〜
２ｅ′を形成したため、従来行われていた、裏面に特に
ゲッタリング用の層を形成するという手法は使いにくく
なるが、上記のように裏面の溝１ａ′〜１ｅ′自体がゲ
ッタリング効果を示すので、むしろ構造及び工程上有利
である。
２ｅ′を形成したため、従来行われていた、裏面に特に
ゲッタリング用の層を形成するという手法は使いにくく
なるが、上記のように裏面の溝１ａ′〜１ｅ′自体がゲ
ッタリング効果を示すので、むしろ構造及び工程上有利
である。
【００３１】本実施例は、各種の片面半導体装置として
具体化できるが、例えば、図２に示すように、ＭＯＳト
ランジスタ４１とバイポーラトランジスタ４２とが溝２
ｅで形成される溝型素子分離構造で分離され、更にこれ
らが溝２ｄで形成される溝型素子分離構造で更に隣の素
子と分離される構造の半導体装置に構成することができ
る。これにより、面内均一性が改良された結果、トラン
ジスタ特性の向上した半導体装置が得られた。なお図２
中、符号１３，１６はソース／ドレイン領域、１４はゲ
ート、１５はゲート絶縁膜（ＳｉＯ2 等）で、これらに
よりＭＯＳトランジスタ４１が構成される。符号２０は
Ｐ+ 層、２１はｎ++層、２２はｎエピタキシャル層、２
４はｎ+ 埋め込み層で、これらによりバイポーラトラン
ジスタが構成される。
具体化できるが、例えば、図２に示すように、ＭＯＳト
ランジスタ４１とバイポーラトランジスタ４２とが溝２
ｅで形成される溝型素子分離構造で分離され、更にこれ
らが溝２ｄで形成される溝型素子分離構造で更に隣の素
子と分離される構造の半導体装置に構成することができ
る。これにより、面内均一性が改良された結果、トラン
ジスタ特性の向上した半導体装置が得られた。なお図２
中、符号１３，１６はソース／ドレイン領域、１４はゲ
ート、１５はゲート絶縁膜（ＳｉＯ2 等）で、これらに
よりＭＯＳトランジスタ４１が構成される。符号２０は
Ｐ+ 層、２１はｎ++層、２２はｎエピタキシャル層、２
４はｎ+ 埋め込み層で、これらによりバイポーラトラン
ジスタが構成される。
【００３２】実施例２ 本実施例は、実施例１と同様の工程を行うが、裏面の溝
１ａ′〜１ｅ′について、特に処理を施し、ゲッタリン
グ効果を高めるようにしたものである。
１ａ′〜１ｅ′について、特に処理を施し、ゲッタリン
グ効果を高めるようにしたものである。
【００３３】本実施例では、裏面の溝２ａ′〜２ｅ′に
ついて、イオン注入を行い、これにより特にゲッター源
を付与することによって、ゲッタリング効果を高めるよ
うにした。これにより、デバイスのリーク等についての
電気特性の更なる向上が図れた。
ついて、イオン注入を行い、これにより特にゲッター源
を付与することによって、ゲッタリング効果を高めるよ
うにした。これにより、デバイスのリーク等についての
電気特性の更なる向上が図れた。
【００３４】本実施例において、ゲッター源付与のため
のイオン注入としては、いずれのイオン注入によっても
ゲッター作用を示す欠陥は発生できるのでそのイオン種
は任意であるが、汎用のイオン注入手段として、Ｓｉ，
ＡｓまたはＰのイオン注入を採用できる。
のイオン注入としては、いずれのイオン注入によっても
ゲッター作用を示す欠陥は発生できるのでそのイオン種
は任意であるが、汎用のイオン注入手段として、Ｓｉ，
ＡｓまたはＰのイオン注入を採用できる。
【００３５】また、イオン注入は、溝２ａ′〜２ｅ′の
形成の直後に行ってもよく、あるいは、溝２ａ′〜２
ｅ′に絶縁材料３ｂ′を埋め込んだ後のいずれの段階で
行ってもよい。
形成の直後に行ってもよく、あるいは、溝２ａ′〜２
ｅ′に絶縁材料３ｂ′を埋め込んだ後のいずれの段階で
行ってもよい。
【００３６】実施例３ 本実施例は、実施例２の変形であり、実施例２ではイオ
ン注入によりゲッタリング効果を高めたのに対し、本実
施例では、溝２ａ′〜２ｅ′に熱処理を施すことによ
り、同様の効果を得た。
ン注入によりゲッタリング効果を高めたのに対し、本実
施例では、溝２ａ′〜２ｅ′に熱処理を施すことによ
り、同様の効果を得た。
【００３７】熱処理は、半導体プロセスで採用される通
常のアニール工程におけると同様の工程で行うことがで
きる。なお別途、レーザー処理を施して同様に実施した
ところ、同様の効果が得られた。
常のアニール工程におけると同様の工程で行うことがで
きる。なお別途、レーザー処理を施して同様に実施した
ところ、同様の効果が得られた。
【００３８】実施例４ 本実施例は、基板１の両面に半導体素子を形成した両面
デバイスに本発明を適用したものである。本実施例では
特に、両面ＳＲＡＭに本発明を具体化した。
デバイスに本発明を適用したものである。本実施例では
特に、両面ＳＲＡＭに本発明を具体化した。
【００３９】本実施例では、実施例１と全く同様にして
基板１の両面に溝型素子分離構造を形成した後、基板１
の両面にＳＲＡＭを形成した。これにより、きわめて集
積度の高いＳＲＡＭが得られた。
基板１の両面に溝型素子分離構造を形成した後、基板１
の両面にＳＲＡＭを形成した。これにより、きわめて集
積度の高いＳＲＡＭが得られた。
【００４０】本実施例においては、基板１の深さ方向の
中央部、即ち本実施例では表・裏面の双方に形成された
各素子（ＳＲＡＭ）の真中付近に、イオン注入によりゲ
ッター源を付与し、ここをゲッタリング効果をもたせる
部分とした。
中央部、即ち本実施例では表・裏面の双方に形成された
各素子（ＳＲＡＭ）の真中付近に、イオン注入によりゲ
ッター源を付与し、ここをゲッタリング効果をもたせる
部分とした。
【００４１】実施例５ 本実施例は、汎用の半導体基板の形成方法として、本発
明を具体化したものである。
明を具体化したものである。
【００４２】本実施例においては、実施例１で示した、
溝２ａ〜２ｅ，２ａ′〜２ｅ′形成、絶縁材料３ａ，３
ｂの埋め込み、ポリッシュによる溝型素子分離構造形成
まで行った基板を、汎用の半導体装置形成用の基板とし
たものである。
溝２ａ〜２ｅ，２ａ′〜２ｅ′形成、絶縁材料３ａ，３
ｂの埋め込み、ポリッシュによる溝型素子分離構造形成
まで行った基板を、汎用の半導体装置形成用の基板とし
たものである。
【００４３】本実施例により得られる基板は、ここに片
面素子を形成しても（実施例１，２，３参照）、あるい
は両面素子を形成するように用いてもよい（実施例４参
照）。よって、きわめて汎用性に富む、有効な基板とし
て用いることができて、工業上の有用性は絶大である。
面素子を形成しても（実施例１，２，３参照）、あるい
は両面素子を形成するように用いてもよい（実施例４参
照）。よって、きわめて汎用性に富む、有効な基板とし
て用いることができて、工業上の有用性は絶大である。
【００４４】
【発明の効果】本発明によれば、溝型素子分離構造を有
する半導体装置であって、素子分離の溝の深さに分布が
生じていない構造の半導体装置を提供することができ
た。また、ポリッシュを用いて素子分離構造を形成する
場合にも、素子分離溝に深さの分布の生じない半導体装
置の製造方法を提供することができた。更に、このよう
な半導体装置の形成に用いることができる汎用の半導体
基板の製造方法を提供することができた。
する半導体装置であって、素子分離の溝の深さに分布が
生じていない構造の半導体装置を提供することができ
た。また、ポリッシュを用いて素子分離構造を形成する
場合にも、素子分離溝に深さの分布の生じない半導体装
置の製造方法を提供することができた。更に、このよう
な半導体装置の形成に用いることができる汎用の半導体
基板の製造方法を提供することができた。
【図１】実施例１の工程を説明するための説明図であ
る。
る。
【図２】実施例１の構成例を説明するための説明図であ
る。
る。
【図３】従来技術の問題点を示す図である。
１ 半導体基板（ウェーハ） １ａ 基板の表面（素子形成面） １ｂ 基板の裏面 ２ａ〜２ｅ （表面（素子形成面）の）溝 ２ａ′〜２ｅ′ （裏面の）溝 ３ａ，３ｂ 絶縁材（ＳｉＯ2 ） ４１ ＭＯＳトランジスタ ４２ バイポーラトランジスタ
Claims (7)
- 【請求項１】半導体基板に溝を形成し、該溝に絶縁材料
を埋め込んで溝型素子分離構造を形成した半導体装置に
おいて、 半導体基板の表・裏面に同等の溝型素子分離構造を形成
したことを特徴とする半導体装置。 - 【請求項２】半導体基板の表・裏面に同等の溝を形成
し、 これらの溝に絶縁材料を埋め込み、 表・裏面をポリッシュすることにより溝型素子分離構造
を形成する工程を有することを特徴とする半導体装置の
製造方法。 - 【請求項３】半導体基板の素子形成側の面と逆の側の面
に溝を形成し、 その後素子形成側の面に溝を形成し、 絶縁材料を両面に形成することによって各溝を埋め込
み、 両面同時研磨することにより溝型素子分離構造を形成す
ることを特徴とする請求項２に記載の半導体装置の製造
方法。 - 【請求項４】半導体基板の素子形成側の面と逆の側の面
の溝に、ゲッタリング効果を高める処理を施すことを特
徴とする請求項２または３に記載の半導体装置の製造方
法。 - 【請求項５】半導体基板の両面を素子形成面とすること
を特徴とする請求項２に記載の半導体装置の製造方法。 - 【請求項６】半導体基板の深さ方向の央部にゲッター源
を付与することを特徴とする請求項５に記載の半導体装
置の製造方法。 - 【請求項７】半導体基板の表・裏面に同等の溝を形成
し、 これらの溝に絶縁材料を埋め込み、 表・裏面をポリッシュして形成することを特徴とする半
導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33506893A JPH07201971A (ja) | 1993-12-28 | 1993-12-28 | 素子分離構造を改良した半導体装置及びその製造方法、及び半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33506893A JPH07201971A (ja) | 1993-12-28 | 1993-12-28 | 素子分離構造を改良した半導体装置及びその製造方法、及び半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07201971A true JPH07201971A (ja) | 1995-08-04 |
Family
ID=18284406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33506893A Pending JPH07201971A (ja) | 1993-12-28 | 1993-12-28 | 素子分離構造を改良した半導体装置及びその製造方法、及び半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07201971A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004186651A (ja) * | 2002-12-06 | 2004-07-02 | Nec Corp | 半導体装置及びその製造方法 |
| WO2007119278A1 (ja) * | 2006-03-17 | 2007-10-25 | Nec Corporation | 半導体装置 |
| JP2009524227A (ja) * | 2006-01-20 | 2009-06-25 | インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト | 酸素含有半導体ウェハの処理方法、および半導体素子 |
| WO2012156792A1 (en) | 2011-05-16 | 2012-11-22 | Toyota Jidosha Kabushiki Kaisha | Process for producing semiconductor device and semiconductor device |
| CN104253127A (zh) * | 2013-06-25 | 2014-12-31 | 台湾积体电路制造股份有限公司 | 具有降低衬底翘曲的背面结构的集成电路 |
| CN107924954A (zh) * | 2015-09-09 | 2018-04-17 | 罗伯特·博世有限公司 | 沟槽电容器和用于制造沟槽电容器的方法 |
-
1993
- 1993-12-28 JP JP33506893A patent/JPH07201971A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004186651A (ja) * | 2002-12-06 | 2004-07-02 | Nec Corp | 半導体装置及びその製造方法 |
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| US9508802B2 (en) | 2011-05-16 | 2016-11-29 | Toyota Jidosha Kabushiki Kaisha | Gettering process for producing semiconductor device |
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| US9646938B2 (en) | 2013-06-25 | 2017-05-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit with backside structures to reduce substrate warp |
| US10276513B2 (en) | 2013-06-25 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit with backside structures to reduce substrate warp |
| US10833026B2 (en) | 2013-06-25 | 2020-11-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit with backside structures to reduce substrate warp |
| CN107924954A (zh) * | 2015-09-09 | 2018-04-17 | 罗伯特·博世有限公司 | 沟槽电容器和用于制造沟槽电容器的方法 |
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