KR20030059465A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 주변영역과 셀영역으로 구분되는 반도체 기판 상면에 패드 산화막과 패드 질화막 및 하드마스크를 형성하는 단계; 상기 반도체 기판의 셀영역상의 하드 마스크를 패터닝한 다음, 상기 패터닝된 하드마스크로 상기 기판의 셀영역상에 딥 트렌치를 형성하는 단계; 상기 딥 트렌치를 매립하는 제1갭필층을 형성하는 단계; 상기 제1갭필층을 상기 패드 질화막이 노출되도록 제거하고, 이와 동시에 상기 딥 트렌치 내부에 상기 제1갭필층을 일부 잔류되도록 에치백 또는 화학적기계적 연마공정을 진행하는 단계; 상기 딥 트렌치 내부를 매립하도록 상기 반도체 기판 전면상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트를 마스크로 상기 기판의 주변영역에 샐로우 트렌치를 형성하는 단계; 및 상기 샐로우 트렌치 및 딥 트렌치를 매립하는 제2갭필층을 형성하는 단계를 포함하는 것이며, 갭필 공정시에 발생하는 공동과 같은 결함을 2차에 걸친 갭필 공정으로 제거하여 안정적인 소자를 구현할 수 있으며, 갭필층의 단차를 최소화하여 균일성 확보가 가능한 것이다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING TRENCH ISOLATION IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는 깊이가 다른 소자분리막을 효과적으로 식각하고 매립할 수 있는 반도체 소자의 소자분리막 형성방법이다.
일반적으로, 반도체 소자의 소자분리막 형성방법은 국부산화법에서 트렌치형성법으로 변화하여 가는 추세이다. 종래 기술에 따른 반도체 소자의 소자분리막 형성방법에 있어서, 특히 플래쉬 메모리 소자는 셀(cell) 지역은 DTI(deep trench isolation) 공정이 적용되고, 주변(periphery) 지역은 STI(shallow trench isolation) 공정이 적용된다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 소자분리막 형성방법을 개략적으로 도시한 공정별 단면도이다.
종래 기술에 따른 반도체 소자의 소자분리막 형성방법은, 도 1a에 도시된 바와 같이, 반도체 기판(10) 상면에 패드 산화막(12)과 패드 질화막(14) 및 하드마스크(16)를 적층한 다음, 제1포토레지스트 패턴(18)을 마스크로 하는 식각공정으로 상기 반도체 기판(10)의 주변지역(A)에 깊이가 얕은 샐로우 트렌치(20:shallow trench)를 형성한다.
이어서, 도 1b에 도시된 바와 같이, 상기 제1포토레지스트 패턴(18)을 제거한 다음, 제1포토레지스트 패턴(22)을 마스크로 하는 식각공정으로 상기 반도체 기판(10)의 셀 지역(B)에 깊이가 깊은 딥 트렌치(24:deep trench)를 형성한다.
그다음, 도 1c에 도시된 바와 같이, 상기 제2포토레지스트 패턴(22)을 제거한 다음, 상기 샐로우 트렌치(20)와 딥 트렌치(24)를 매립하기에 충분한 두께로 상기 반도체 기판(10) 전면에 갭필(gap fill) 물질(26)을 증착하고 연마공정 등을 통하여 소자분리막을 완성한다.
그러나, 종래 기술에 따른 반도체 소자의 소자분리막 형성방법에 있어서는 다음과 같은 문제점이 있다.
종래 기술에 있어서는, 하나의 소자내에서 서로 다른 타겟(target)으로 식각할 때는 포토레지스트를 적어도 2회 사용하여 식각한다. 이런 경우 포토레지스트 코팅 불량을 방지하기 위해 타겟이 작은 쪽인 샐로우 트렌치를 식각(STI 식각)한 다음, 타겟이 큰 쪽인 딥 트렌치를 식각(DTI 식각)한다.
그런데, 샐로우 트렌치 식각후 딥 트렌치 식각시 반도체 기판의 식각에 대한 포토레지스트의 선택비 부족으로 먼저 형성되었던 샐로우 트렌치 패턴이 손상되는 문제가 발생한다. 이로 인하여, 도 1c에 도시된 바와 같이, 식각공정이 완료된 후 갭필 공정에서 딥 트렌치(24)에서 공동(28:void)과 같은 결함이 생기는 문제점이 있다. 또한, 갭필 물질(26) 상부에 단차가 생기는 문제점도 있다.
이에, 본 발명은 상기 종래 기술의 문제점을 해결하기 안출된 것으로, 본 발명의 목적은 딥 트렌치 식각(DTI 식각)을 먼저 진행한 후 1차 갭필 공정을 진행하고, 1차 갭필 물질을 일부 제거한 다음 다시 샐로우 트렌치 식각(STI 식각)후 2차 갭필 공정을 진행하여 DTI 식각후 갭필 공정에서 발생하는 결함을 제거할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 소자분리막 형성방법을 도시한 공정별 단면도.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 도시한 공정별 단면도.
- 도면의 주요부분에 대한 부호의 설명 -
100; 반도체 기판120; 패드 산화막
140; 패드 질화막160; 하드마스크
180; 제1포토레지스트 패턴200; 딥 트렌치(deep trench)
220; 제1갭필층230: 공동(void)
240: 제2포토레지스트 패턴260; 샐로우 트렌치(shallow trench)
280; 제2갭필층
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 주변 영역과 셀 영역으로 구분되는 반도체 기판 상면에 패드 산화막과 패드 질화막 및 하드마스크를 형성하는 단계; 상기 반도체 기판의 셀 영역상의 하드 마스크를 패터닝한 다음, 상기 패터닝된 하드마스크로 상기 기판의 셀 영역상에 딥 트렌치를 형성하는 단계; 상기 딥 트렌치를 매립하는 제1갭필층을 형성하는 단계; 상기 제1갭필층을 상기 패드 질화막이 노출되도록 제거하고, 이와 동시에 상기 딥 트렌치 내부에 상기 제1갭필층을 일부 잔류되도록 에치백 또는 화학적기계적 연마공정을 진행하는 단계; 상기 딥 트렌치 내부를 매립하도록 상기 반도체 기판 전면상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트를 마스크로 상기 기판의 주변 영역에 샐로우 트렌치를 형성하는 단계; 및 상기 샐로우 트렌치 및 딥 트렌치를 매립하는 제2갭필층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 도시한 공정별 단면도이다.
본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 도 2a에 도시된 바와 같이, 주변 영역(A)고 셀 영역(B)으로 구분되는 반도체 기판(100) 상면에 패드 산화막(120)과 패드 질화막(140) 및 하드마스크(160)를 순차적으로 적층한다. 이때, 상기 패드 산화막(120)과 패드 질화막(140)은 후속 연마공정에서 연마정지층 역할을 하게 된다. 한편, 상기 하드마스크(160)는 500Å 내지 5,000Å 정도의 두께로 형성하는데, 후속 연마공정에서 용이하게 제거되기 위해서는 후속하는 갭필 공정에서 사용되는 갭필층과 동일하거나 유사한 물질을 사용하는 것이 바람직하다.
그다음, 도 2b에 도시된 바와 같이, 상기 하드마스크(160) 상면에 일정한 형태의 제1포토레지스트 패턴(180)을 형성한 다음, 상기 제1포토레지스 패턴(180)을 마스크로 하는 식각공정으로 상기 하드마스크(160)를 패터닝하고, 상기 패터닝된 하드마스크(160a)로 하는 식각공정으로 상기 패드 질화막(140) 및 패드 산화막(120)을 비롯한 반도체 기판(10)을 선택적으로 제거하여 상기 반도체 기판(100)의 셀 영역(B)에 단차비(aspect ratio)가 3.5 이상인 딥 트렌치(200; deep trench)를 형성한다.
이어서, 도 2c에 도시된 바와 같이, 상기 제1포토레지스 패턴(180)을 제거하고 일정 용액으로 상기 반도체 기판(100) 전체 구조를 세정한 다음, 상기 딥 트렌치(200)를 매립하기에 충분한 두께로 제1갭필층(220), 예를 들어 상기 하드마스크(160)와 동일한 물질인 실리콘 산화막으로 상기 반도체 기판(100) 전면상에 증착한다. 이때, 상기 딥 트렌치(200)의 단차비(aspect ratio)가 3.5이상인 경우에는 그 내부에 공동(230:void)과 같은 결함이 발생한다.
그다음, 도 2d에 도시된 바와 같이, 에치백(etch back) 공정이나 화학적기계적 연마공정으로 상기 패드 질화막(140)이 노출되도록 상기 하드마스크(160) 및 제1갭필층(220)을 제거한다. 이때, 상기 공동(230)도 외부로 노출되도록 에치백 또는 연마공정을 실시한다. 그결과, 상기 딥 트렌치(200) 내부는 상기 제1갭필층의 일부(220a)가 잔류된다.
이어서, 도 2e에 도시된 바와 같이, 상기 반도체 기판(100) 상면에 상기 딥트렌치(200)를 매립하는 일정형태의 제2포토레지스트 패턴(240)을 형성한다. 이때, 상기 제2포토레지스트 패턴(240)은 상기 반도체 기판(100)의 주변 영역(A)에 후술하는 바와 같이 샐로우 트렌치(260)를 형성하기 위함이다.
그다음, 도 2f에 도시된 바와 같이, 상기 제2포토레지스트 패턴(240)을 마스크로 하는 식각공정으로 상기 패드 질화막(140)과 패드 산화막(120) 및 상기 반도체 기판(100)을 선택적으로 제거하여 상기 반도체 기판(100)의 주변 영역(A)에 샐로우 트렌치(260:shallow trench)를 형성한다.
그결과, 상기 반도체 기판(100)에 있어서 주변 영역(A)에는 샐로우 트렌치(260)과 형성되어 있게 되고, 셀 영역에는 상기 제1갭필층의 일부분(220a)이 매립된 딥 트렌치(200)가 형성되어 있게 된다.
그다음, 도 2g에 도시된 바와 같이, 상기 제2포토레지스트 패턴(240)을 제거한 다음 일정한 용액으로 상기 반도체 기판(100) 전체 구조를 세정한다. 이어서, 상기 딥 트렌치(200)와 샐로우 트렌치(260)를 매립하기에 충분한 두께로 제2갭필층(280), 상기한 바와 같이 바람직하게는 실리콘 산화막으로 상기 반도체 기판(100) 전면상에 증착한다.
이때, 상기 딥 트렌치(200)는 그 내부가 미리 제1갭필층의 일부분(220a)이 매립되어 있는 상태이므로 나머지 내부 공간은 상기 제2갭필층(280)으로 채워져서 전체적으로 보이드(void)와 같은 결함이 발생되지 않는 균일한 매립을 이루게 된다. 또한, 상기 제2갭필층(280) 상면에는 단차가 최소화된다.
이후에, 연마공정과 이온주입공정 및 패드 질화막 제거공정 등을 통해 반도체 소자의 소자분리막을 완성한다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 소자의 소자분리막 형성방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 있어서는, 갭필 공정시에 발생하는 공동과 같은 결함을 제거하여 안정적인 소자를 구현할 수 있으며, DTI 식각후 1차 갭필 공정을 하기 때문에 STI 패턴 형성을 위한 포토레지스트 코팅시에 발생할 수 있는 코팅 불량을 막을 수 있다.
또한, 갭필 공정시 사용하던 갭필층의 단차를 줄일 수 있어서, 후속하는 연마공정 등으로 반도체 기판에서의 균일성 확보가 가능하다.

Claims (4)

  1. 주변영역과 셀영역으로 구분되는 반도체 기판 상면에 패드 산화막과 패드 질화막 및 하드마스크를 형성하는 단계;
    상기 반도체 기판의 셀영역상의 하드 마스크를 패터닝한 다음, 상기 패터닝된 하드마스크로 상기 기판의 셀영역상에 딥 트렌치를 형성하는 단계;
    상기 딥 트렌치를 매립하는 제1갭필층을 형성하는 단계;
    상기 제1갭필층을 상기 패드 질화막이 노출되도록 제거하고, 이와 동시에 상기 딥 트렌치 내부에 상기 제1갭필층을 일부 잔류되도록 에치백 또는 화학적기계적 연마공정을 진행하는 단계;
    상기 딥 트렌치 내부를 매립하도록 상기 반도체 기판 전면상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트를 마스크로 상기 기판의 주변영역에 샐로우 트렌치를 형성하는 단계; 및
    상기 샐로우 트렌치 및 딥 트렌치를 매립하는 제2갭필층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 하드마스크는, 상기 제1갭필층 및 제2갭필층과 동일하거나 유사한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제2항에 있어서,
    상기 하드마스크는 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제3항에 있어서,
    상기 하드마스크는 실리콘 산화막을 증착하여 500Å 내지 5,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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