JP2003174100A

JP2003174100A - 半導体装置およびその製造方法

Info

Publication number: JP2003174100A
Application number: JP2001370870A
Authority: JP
Inventors: Yoichi Tamaoki; 洋一玉置; Osamu Otani; 修大谷; Tomoyuki Tomatsuri; 智之戸祭
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-12-05
Filing date: 2001-12-05
Publication date: 2003-06-20

Abstract

(57)【要約】【課題】バイポーラトランジスタを有する半導体装置
の動作信頼性を向上させる。【解決手段】ペアを形成するｎｐｎトランジスタＱＮ
３とｐｎｐトランジスタＱＰ１との能動領域の面積がほ
ぼ等しくなるように分離部ＩＳ３，ＩＳ５を配置した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、バイポーラトランジスタを
有する技術に適用して有効な技術に関するものである。

【０００２】

【従来の技術】本発明者らが検討したバイポーラトラン
ジスタを有する半導体装置においては、ｎｐｎトランジ
スタに対しては高性能化を図るべく自己整合的に形成す
る一方、同一基板上のｐｎｐトランジスタに対してはプ
ロセスの簡略化の観点から非自己整合的に形成してい
る。

【０００３】なお、バイポーラトランジスタを有する半
導体装置については、例えばY.Tamaki, et al .,"Evalu
ation of high-performance SOI Complementary BiCMOS
devices by using test structures. "Proceedings of
the IEEE International Conference on Microelectro
nic Test Structures, Vol.14,pp245-249,March 2001.
等に記載がある。

【０００４】

【発明が解決しようとする課題】ところが、上記バイポ
ーラトランジスタを有する半導体装置技術においては、
以下の課題があることを本発明者は見出した。

【０００５】すなわち、ｎｐｎトランジスタにおいては
自己整合的に形成しているので、その能動領域の面積が
小さいのに対して、ｐｎｐトランジスタにおいては非自
己整合的に形成しているので、その能動領域の面積がｎ
ｐｎトランジスタの約１．５倍程度と大きいため、動作
電流による各々のトランジスタの発熱量が異なるので、
各々の能動領域での上昇温度も異なる結果、ｎｐｎトラ
ンジスタとｐｎｐトランジスタとの電気的特性の対称性
が劣化し、特に動作電流の対称性が要求される回路など
においては回路動作に不具合が生じるという問題があ
る。特に絶縁層上に素子形成用の半導体層を設ける構造
を有するＳＯＩ（Silicon On Insulator）基板において
は通常の半導体基板に比べて放熱性が低いので問題が顕
著となる。

【０００６】本発明の目的は、バイポーラトランジスタ
を有する半導体装置の動作信頼性を向上させることので
きる技術を提供することにある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【０００９】すなわち、本発明は、ｎｐｎトランジスタ
およびｐｎｐトランジスタの能動領域の面積がほぼ等し
くなるようにするものである。

【００１０】

【発明の実施の形態】本願発明の実施の形態を詳細に説
明する前に、本実施の形態における用語の意味を説明す
ると次の通りである。

【００１１】１．ＳＯＩ（Silicon On Insulator）基板
とは、絶縁層上に半導体層を設けた構造を有する半導体
基板をいう。この半導体層に集積回路素子が形成され
る。支持基板上に絶縁層を介して半導体層を設ける構造
が一般的であるが、本実施の形態では、サファイヤ基板
やスピネル基板上に半導体層を直接設ける構造のものも
含む。

【００１２】２．同一サイズまたは同一のトランジスタ
とは、流すことが可能な電流が同一のトランジスタをい
う。すなわち、最適電流値が同一のトランジスタをい
う。最適電流値とは、トランジスタが最も良好な電気的
特性を示した時のコレクタ電流値をいう。構造的には、
例えばエミッタ幅とエミッタ長とが同一のトランジスタ
であれば、一般的に同一サイズのトランジスタという。
エミッタが複数ある場合には、エミッタ幅、エミッタ長
およびエミッタの個数が同一のトランジスタであれば、
一般的に同一サイズのトランジスタという。

【００１３】３．並列接続されるトランジスタの最小単
位サイズは、基本的に半導体集積回路装置の中で使用さ
れている所定の回路の特性を考慮して最小寸法を決めて
いる。

【００１４】以下の実施の形態においては便宜上その必
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明等の関係にある。

【００１５】また、以下の実施の形態において、要素の
数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。

【００１６】さらに、以下の実施の形態において、その
構成要素（要素ステップ等も含む）は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。

【００１７】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。

【００１８】また、本実施の形態を説明するための全図
において同一機能を有するものは同一の符号を付し、そ
の繰り返しの説明は省略する。

【００１９】また、電界効果トランジスタを代表するＭ
ＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field
Effect Transistor）をＭＩＳと略し、ｐチャネル型の
ＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩ
Ｓ・ＦＥＴをｎＭＩＳと略す。

【００２０】また、バイポーラトランジスタを単にトラ
ンジスタと言い、ｎｐｎ型のものをｎｐｎトランジス
タ、ｐｎｐ型のものをｐｎｐトランジスタと言う。

【００２１】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。

【００２２】図１〜図５は、本発明の一実施の形態であ
る半導体装置の各種のトランジスタの平面図および断面
図を示している。なお、図１〜図５の平面図には、各図
間の相対的な大きさを比較できるようにＸ−Ｙ軸が示さ
れている。

【００２３】図１（ａ）は基本型のｎｐｎトランジスタ
（第２ｎｐｎトランジスタ）ＱＮ１の平面図、図１
（ｂ）は図１（ａ）のＡ１−Ａ１線の断面図の一例を示
している。また、図２（ａ）は２倍型のｎｐｎトランジ
スタ（第２ｎｐｎトランジスタ）ＱＮ２の平面図、図２
（ｂ）は図２（ａ）のＡ２−Ａ２線の断面図の一例を示
している。

【００２４】ｎｐｎトランジスタＱＮ１，ＱＮ２は、高
性能な２層多結晶シリコン自己整合型構造とされてい
る。このｎｐｎトランジスタＱ１，Ｑ２のエミッタ電極
Ｅ１およびコレクタ電極Ｃ１は、分離部ＩＳ１，ＩＳ２
で取り囲まれた能動領域内に内包されているが、ｎｐｎ
トランジスタＱＮ１，ＱＮ２のベース電極Ｂ１は、分離
部ＩＳ１，ＩＳ２で取り囲まれた能動領域内には内包さ
れず、その外側に配置されている。この構造は、寄生ベ
ース領域が小さく、寄生ベース容量（ＣＴＣ）が小さい
ので、高速動作が要求されるトランジスタに適用される
ことが好ましい。しかし、エミッタ−ベース接合付近で
発生した熱を逃がす半導体領域が小さく放熱特性が低
い。

【００２５】次に、このｎｐｎトランジスタＱＮ１，Ｑ
Ｎ２の縦構造を説明する。図１および図２の（ｂ）に示
すように、ＳＯＩ基板１は、支持基板１ａと、その上に
形成された絶縁層１ｂと、さらにその上に形成された半
導体層１ｃとを有している。支持基板１ａは、例えばｎ
型の単結晶シリコン（Ｓｉ）からなり、ＳＯＩ基板１の
機械的強度を確保する機能を有している。絶縁層１ｂ
は、例えば酸化シリコン（ＳｉＯ_x）からなり、その厚
さは、例えば０．２〜０．５μｍ程度である。半導体層
１ｃは、例えば単結晶シリコンからなり、この半導体層
１ｃに集積回路素子が形成される。

【００２６】半導体層１ｃの主面（デバイス形成面）の
分離領域には、浅い分離部２ａと、深い溝型の分離部２
ｂとが形成されている。浅い分離部２ａは、例えばＬＯ
ＣＯＳ（Local Oxidization of Silicon）法によって形
成されている。この浅い分離部２ａの底部は絶縁層１ｂ
には達しておらず、その下層には半導体層１ｃが残され
ている。この分離部２ａは、ＬＯＣＯＳ法によるものに
限定されるものではなく、例えば浅い溝型の分離部（Ｓ
ＧＩ：Shallow Groove Isolation）で形成しても良い。
この浅い溝型の分離部は、半導体層１ｃの主面から絶縁
層１ｂに達しない程度の深さまで掘られた浅溝内に、例
えば酸化シリコン膜等のような絶縁膜を埋め込むことで
形成される。

【００２７】一方、上記深い溝型の分離部（Trench Iso
lation）２ｂは、上記分離部ＩＳ１，ＩＳ２に相当する
部分であり、浅い分離部２ａの上面からその分離部２ａ
および半導体層１ｃを貫通して絶縁層１ｂに達するよう
に掘られた深い溝内に、例えば酸化シリコン膜等のよう
な絶縁膜を埋め込むことで形成されている。本実施の形
態における上記能動領域（活性領域またはアクティブ領
域とも呼ばれる）は、例えばこの深い溝型の分離部２ｂ
によって規定されるものとしている。この深い溝型の分
離部２ｂおよび絶縁層１ｂによって取り囲まれ分離され
た半導体層１ｃの半導体島領域ＳＡに、上記トランジス
タＱＮ１，ＱＮ２は形成されている。したがって、各ｎ
ｐｎトランジスタＱＮ１，ＱＮ２は半導体層１ｃにおい
て電気的に完全に分離されている。図２では、互いに隣
接するｎｐｎトランジスタＱＮ２，ＱＮ２の間にも分離
部２ｂが形成されており、ベース電極Ｂ１の左右のトラ
ンジスタは互いに電気的に分離されている。

【００２８】半導体層１ｃ（半導体島領域ＳＡ）には、
それぞれ埋込コレクタ領域３ａ１が形成されている。埋
込コレクタ領域３ａ１は、例えばアンチモン（Ｓｂ）が
含有されてｎ⁺型にされている。この埋込コレクタ領域
３ａ１の上層には、コレクタ領域３ｂ１およびコレクタ
引出領域３ｃ１が形成されている。コレクタ領域３ｂ１
およびコレクタ引出領域３ｃ１は、例えばリン（Ｐ）ま
たはヒ素（Ａｓ）が含有されて、それぞれｎ型およびｎ
⁺型にされている。このコレクタ領域３ｂ１とコレクタ
引出領域３ｃ１との間には浅い分離部２ａが設けられて
いるが、コレクタ領域３ｂ１とコレクタ引出領域３ｃ１
とは上記埋込コレクタ領域３ａ１を通じて互いに低抵抗
な状態で電気的に接続されている。

【００２９】上記コレクタ領域３ｂ１の上層部には、ベ
ース領域４ａ１が形成されている。このベース領域４ａ
１は、例えばホウ素が含有されてｐ型にされている。こ
のベース領域４ａ１には、例えばｐ型の多結晶シリコン
からなるベース引出電極５が電気的に接続されている。
このベース引出電極５の他端側は浅い分離部２ａ上に延
在した状態でパターン形成されている。上記ベース領域
４ａ１の上層には、エミッタ領域６ａ１が形成されてい
る。このエミッタ領域６ａ１は、例えばリンまたはヒ素
が含有されてｎ⁺型にされている。このエミッタ領域６
ａ１には、例えばｎ型の多結晶シリコンからなるエミッ
タ引出電極７ａ１が電気的に接続されている。このエミ
ッタ引出電極７ａ１の外周には、上記ベース引出電極５
が配置されているが、エミッタ引出電極７ａ１とベース
引出電極５とは互いに絶縁されている。このようなｎｐ
ｎトランジスタＱＮ１，ＱＮ２のエミッタ幅は、例えば
０．３μｍ程度、これに交差するエミッタ長は、例えば
１０μｍ程度である。このエミッタ幅は、一般的に、所
定の製品または時代の技術において、良好なトランジス
タ特性を得ることが可能な最小寸法であり、フォトリソ
グラフィ技術における最小加工寸法よりも小さくでき
る。エミッタ長は、トランジスタが必要とするコレクタ
電流値等によって変わる。

【００３０】このような半導体層１ｃおよび分離部２
ａ，２ｂ上には、例えば酸化シリコン膜からなる絶縁膜
８が堆積されている。絶縁膜８上には、上記ベース電極
Ｂ１、エミッタ電極Ｅ１およびコレクタ電極Ｃ１が形成
されている。このベース電極Ｂ１、エミッタ電極Ｅ１お
よびコレクタ電極Ｃ１は、例えばアルミニウムまたはア
ルミニウム合金等のような金属からなる。ベース電極Ｂ
１は、コンタクトホールＢＣを通じてベース引出電極５
と電気的に接続されている。このコンタクトホールＢＣ
は、分離部２ｂで囲まれた能動領域よりも外側の分離領
域に配置されている。図２ではべース電極Ｂ１が、互い
に隣接するｎｐｎトランジスタＱＮ２，ＱＮ２の間の分
離領域に配置されている。また、エミッタ電極Ｅ１は、
コンタクトホールＥＣを通じてエミッタ電極７ａ１と電
気的に接続されている。さらにコレクタ電極Ｃ１は、コ
ンタクトホールＣＣを通じてコレクタ引出領域３ｃ１と
電気的に接続されている。コンタクトホールＥＣ，ＣＣ
は分離部２ｂで囲まれた能動領域内に配置されている。

【００３１】次に、図３（ａ）は、図１のｎｐｎトラン
ジスタＱＮ１とは異なる種類の基本型のｎｐｎトランジ
スタ（第１ｎｐｎトランジスタ）ＱＮ３の平面図、図３
（ｂ）は図３（ａ）のＡ３−Ａ３線の断面図の一例を示
している。また、図４の（ａ）はｎｐｎトランジスタＱ
Ｎ２とは異なる種類の２倍型のｎｐｎトランジスタ（第
１ｎｐｎトランジスタ）ＱＮ４の平面図、図４（ｂ）は
図４（ａ）のＡ５−Ａ５線の断面図の一例を示してい
る。

【００３２】ｎｐｎトランジスタＱＮ３，ＱＮ４は、上
記ｎｐｎトランジスタＱＮ１，ＱＮ２と同様に、高性能
な２層多結晶シリコン自己整合型構造とされている。し
かし、図３および図４の（ａ），（ｂ）に示すように、
このｎｐｎトランジスタＱＮ３，ＱＮ４においては、そ
のエミッタ電極Ｅ１、コレクタ電極Ｃ１およびベース電
極Ｂ１の全てが、分離部（第１分離部）ＩＳ３，ＩＳ４
で取り囲まれた能動領域内に内包されている。すなわ
ち、このｎｐｎトランジスタＱＮ３，ＱＮ４の能動領域
の面積は、上記ｎｐｎトランジスタＱＮ１，ＱＮ２の能
動領域の面積よりも大きい。ｎｐｎトランジスタＱＮ
３，Ｑ４の縦構造は、分離部ＩＳ３，ＩＳ４で取り囲ま
れる能動領域内にベース電極Ｂ１も内包される以外は、
上記ｎｐｎトランジスタＱＮ１，ＱＮ２の縦構造と同じ
である。特に図４では、図２と比較して、中央に分離部
２ｂ（ＩＳ４）が存在せず半導体島領域ＳＡが１つとな
っていることが異なっている。また、エミッタ幅および
エミッタ長は、上記ｎｐｎトランジスタＱＮ１，ＱＮ２
と同じである。この構造は、寄生ベース領域が大きく、
寄生ベース容量（ＣＴＣ）が大きいので、高速動作が要
求されるトランジスタには不向きではあるが、エミッタ
−ベース接合付近で発生した熱を逃がす半導体領域が大
きく放熱特性が高い。したがって、このｎｐｎトランジ
スタＱＮ３，ＱＮ４は、放熱性に関する観点が重視され
るトランジスタに適用することが好ましい。例えば同一
ＳＯＩ基板１に形成されたｐｎｐトランジスタとペアを
組むようなｎｐｎトランジスタ（例えばアナログ回路の
出力段に使用される）やペアを組まなくてもパワー系の
ｎｐｎトランジスタに適用することが好ましい。本実施
の形態において、パワー系のｎｐｎトランジスタとは、
上記寸法の基本型のｎｐｎトランジスタＱＮ３におい
て、例えば１ｍＡ以上、特に２ｍＡ程度またはそれ以上
のエミッタ−コレクタ間電流（ＩEC）を流すような素子
をいう。このパワー系のｎｐｎトランジスタは、例えば
出力回路や電源回路に使用される。

【００３３】次に、図３（ｃ）は、図３（ａ）のｎｐｎ
トランジスタＱＮ３，ＱＮ４とペアを組む基本型のｐｎ
ｐトランジスタ（第１ｐｎｐトランジスタ）ＱＰ１の平
面図、図３（ｄ）は図３（ｃ）のＡ４−Ａ４線の断面図
の一例を示している。また、図５の（ａ）は２倍型のｐ
ｎｐトランジスタ（第１ｐｎｐトランジスタ）ＱＰ２の
平面図、図５（ｂ）は図５（ａ）のＡ６−Ａ６線の断面
図の一例を示している。

【００３４】ｐｎｐトランジスタＱＰ１，ＱＰ２は、上
記ｎｐｎトランジスタＱＮ１〜ＱＮ４とは異なり、プロ
セスが簡単な１層多結晶シリコン型プレーナ構造とされ
ている。このｐｎｐトランジスタＱＰ１，ＱＰ２におい
ては、そのエミッタ電極Ｅ２、コレクタ電極Ｃ２および
ベース電極Ｂ２の全てが、分離部（第２分離部）ＩＳ
５，ＩＳ６で取り囲まれた能動領域内に内包されてい
る。そして、本実施の形態においては、上記ｎｐｎトラ
ンジスタＱＮ３，ＱＮ４の能動領域の面積が、このｐｎ
ｐトランジスタＱＰ１，ＱＰ２の能動領域の面積とほぼ
等しくなるようにされている。これにより、ペアで使用
されるｎｐｎトランジスタＱＮ３，ＱＮ４と、ｐｎｐト
ランジスタＱＰ１，ＱＰ２との動作電流による発熱量を
ほぼ等しくすることができ、そのｎｐｎトランジスタＱ
Ｎ３，ＱＮ４およびｐｎｐトランジスタＱＰ１，ＱＰ２
の能動領域での上昇温度をほぼ等しくすることができる
ので、ｎｐｎトランジスタＱＮ３，ＱＮ４とｐｎｐトラ
ンジスタＱＰ１，ＱＰ２との電気的特性の対称性を向上
させることができる。すなわち、ｎｐｎトランジスタＱ
Ｎ３，ＱＮ４とｐｎｐトランジスタＱＰ１，ＱＰ２のペ
ア性を確保できる。したがって、ｎｐｎトランジスタＱ
Ｎ３，ＱＮ４とｐｎｐトランジスタＱＰ１，ＱＰ２との
ペアで形成された回路の特性を安定化させることができ
る。この結果、半導体装置の動作信頼性を向上させるこ
とが可能となる。また、上記のようにペア性を確保で
き、動作マージンを大きくとれるので、ペアを形成する
トランジスタを有する半導体装置の回路設計を容易にす
ることが可能となる。この構造は、例えばドライバ回路
の出力段のようにペア特性が重要視される回路に適用す
ることが好ましい。

【００３５】次に、このｐｎｐトランジスタＱＰ１，Ｑ
Ｐ２の縦構造を説明する。図３（ｄ）および図５（ｂ）
に示すように、半導体層１ｃ（半導体島領域ＳＡ）に
は、埋込コレクタ領域３ａ２が形成されている。埋込コ
レクタ領域３ａ２は、例えばホウ素（Ｂ）が含有されて
ｐ⁺型にされている。この埋込コレクタ領域３ａ２の上
層には、コレクタ領域３ｂ２およびコレクタ引出領域３
ｃ２が形成されている。コレクタ領域３ｂ２およびコレ
クタ引出領域３ｃ２は、例えばホウ素が含有されて、そ
れぞれｐ型およびｐ⁺型にされている。このコレクタ領
域３ｂ２とコレクタ引出領域３ｃ２との間には浅い分離
部２ａが設けられているが、コレクタ領域３ｂ２とコレ
クタ引出領域３ｃ２とは上記埋込コレクタ領域３ａ２を
通じて互いに低抵抗な状態で電気的に接続されている。

【００３６】上記コレクタ領域３ｂ２の上層部には、ベ
ース領域４ａ２が形成されている。このベース領域４ａ
２は、例えばリンまたはヒ素が含有されてｎ型にされて
いる。このベース領域４ａ２には、ベース引出領域４ｂ
１が形成されている。このベース引出領域４ｂ１は、例
えばリンまたはヒ素が含有されてｎ⁺型にされている。
このベース領域４ａ２の上層には、エミッタ領域６ａ２
が形成されている。このエミッタ領域６ａ２は、例えば
ホウ素が含有されてｐ⁺型にされている。このエミッタ
領域６ａ２には、例えばｐ型の多結晶シリコンからなる
エミッタ引出電極７ａ２が電気的に接続されている。こ
のようなｐｎｐトランジスタＱＰ１，ＱＰ２のエミッタ
幅は、例えば１μｍ程度であり、上記ｎｐｎトランジス
タＱＮ３，ＱＮ４のエミッタ幅よりも大きいが、ｎｐｎ
トランジスタＱＮ３，ＱＮ４と電気的特性が同じなるよ
うにされている。また、ｐｎｐトランジスタＱＰ１，Ｑ
Ｐ２のエミッタ長は、例えば１０μｍ程度である。

【００３７】ベース電極Ｂ２は、コンタクトホールＢＣ
を通じてベース引出領域４ｂ１と電気的に接続されてい
る。また、エミッタ電極Ｅ２は、コンタクトホールＥＣ
を通じてエミッタ電極７ａ２と電気的に接続されてい
る。さらにコレクタ電極Ｃ２は、コンタクトホールＣＣ
を通じてコレクタ引出領域３ｃ２と電気的に接続されて
いる。ベース電極Ｂ２、エミッタ電極Ｅ２およびコレク
タ電極Ｃ２の材料構成は、上記ベース電極Ｂ１、エミッ
タ電極Ｅ１およびコレクタ電極Ｃ１と同じである。

【００３８】次に、図６は、アナログ−デジタル混在回
路を有する半導体装置に本実施の形態の構造を適用した
場合の一例を示している。

【００３９】本実施の形態の半導体装置は、例えばＢｉ
ＣＭＯＳ（Bipolar−ComplementaryMetal Oxide Semico
nductor）回路またはＣ−Ｂｉｐ（Complementary Bipol
ar）回路等を有する通信用または産業用のアナログ−デ
ジタル混載型回路である。アナログ回路の一部（例えば
出力回路の一部）は、上記ｎｐｎトランジスタＱＮ３お
よびｐｎｐトランジスタＱＰ１のペアにより形成されて
いる。上記したように、このｎｐｎトランジスタＱＮ３
およびｐｎｐトランジスタＱＰ１のペアは、その各々の
能動領域の面積がほぼ等しくなるように同一のＳＯＩ基
板１に形成されている。これにより、アナログ回路の動
作安定性を向上させることが可能となる。また、ペア性
の確保が容易にでき、動作マージンを大きくすることが
できるので、高度な特性チューニングを必要とするアナ
ログ回路の設計を容易にすることが可能となる。

【００４０】また、ここでは、デジタル回路がｎＭＩＳ
ＱｎおよびｐＭＩＳＱｐにより形成されている場合が例
示されている。ｎＭＩＳＱｎは、半導体層１ｃのｐウエ
ルＰＷＬに形成され、ソースおよびドレイン用の半導体
領域１０、ゲート絶縁膜１１およびゲート電極１２を有
している。この半導体領域１０には、例えばリンまたは
ヒ素が含有されｎ型にされており、絶縁膜８に形成され
たコンタクトホールＳＣ，ＤＣを通じてソース電極Ｓ１
およびドレイン電極Ｄ１と電気的に接続されている。ま
た、ｐＭＩＳＱｐは、半導体層１ｃのｎウエルＮＷＬに
形成され、ソースおよびドレイン用の半導体領域１３、
ゲート絶縁膜１１およびゲート電極１２を有している。
この半導体領域１３には、例えばホウ素が含有されｐ型
にされており、絶縁膜８に形成されたコンタクトホール
ＳＣ，ＤＣを通じてソース電極Ｓ２およびドレイン電極
Ｄ２と電気的に接続されている。ゲート絶縁膜１１は、
例えば酸化シリコン膜等からなる。ゲート電極１２は、
例えば多結晶シリコンの単体膜またはその上にコバルト
シリサイド（ＣｏＳｉｘ）等が形成された、いわゆるポ
リサイド構造とされている。

【００４１】次に、図６の半導体装置の製造方法の一例
を図７〜図１０により説明する。

【００４２】まず、図７に示すＳＯＩ基板１を用意す
る。この段階のＳＯＩ基板１においては、例えばｎ型の
シリコン単結晶からなる支持基板１ａ上に、例えば厚さ
が０．２〜０．５μｍ程度の酸化シリコン膜からなる絶
縁層１ｂを介して、例えば厚さが１．０〜２０．μｍ程
度の単結晶シリコンからなる半導体層１ｃ１が設けられ
ている。このＳＯＩ基板１は、例えば貼り合わせ法によ
って形成されている。すなわち、単結晶シリコン等から
なる２枚の半導体ウエハ（以下、単にウエハという）を
絶縁層１ｂを介して貼り合わせた後、一方のウエハの裏
面を研削および研磨することにより素子形成用の薄い半
導体層１ｃ１を形成することで作製されている。

【００４３】続いて、図８に示すように、ｎ型領域を形
成する導電型不純物（例えばアンチモン）とｐ型領域を
形成する導電型不純物（例えばホウ素）とを別々のレジ
スト膜をマスクとして選択的にイオン注入した後、熱処
理を施すことにより、ｎ型の埋込コレクタ領域３ａ１お
よびｐ型の埋込コレクタ領域３ａ２を形成する。その
後、半導体層１ｃ１上に、例えば単結晶シリコンからな
る半導体層１ｃ２をエピタキシャル法によって形成す
る。この積層された半導体層１ｃ１，１ｃ２により上記
半導体層１ｃを形成する。

【００４４】その後、図９に示すように、半導体層１ｃ
の主面（デバイス形成面）に、浅い分離部２ａをＬＯＣ
ＯＳ法によって形成した後、絶縁層１ｂに達する深い溝
を掘り、その内部に酸化シリコン膜をＣＶＤ（Chemical
Vapor Deposition）法等によって埋め込むことによ
り、深い分離部２ｂを形成する。その後、半導体層１ｃ
の主面上に薄い酸化シリコン膜を形成した後、ｎ型領域
を形成する導電型不純物（例えばリン）とｐ型領域を形
成する導電型不純物（例えばホウ素）とを別々のレジス
トマスクを用いて選択的にイオン注入することにより、
コレクタ引出領域３ｃ１，３ｃ２を形成する。さらに、
ｐＭＩＳ形成領域にｎ型領域を形成する導電型不純物
（例えばリン）をレジスト膜をマスクとしてイオン注入
し、ｎＭＩＳ形成領域にｐ型領域を形成する導電型不純
物（例えばホウ素）をレジスト膜をマスクとしてイオン
注入することにより、ｎウエルＮＷＬおよびｐウエルＰ
ＷＬを形成する。

【００４５】次いで、図１０に示すように、ｎＭＩＳ形
成領域およびｐＭＩＳ形成領域のチャネル形成領域に、
しきい値電圧調整用の不純物を導入した後、ゲート絶縁
膜１１を形成し、さらに、その上にゲート電極１２を形
成する。ゲート絶縁膜１１およびゲート電極１２は、ｎ
ＭＩＳ形成領域およびｐＭＩＳ形成領域に同時に形成し
ている。続いて、ｐｎｐトランジスタＱＰ１のｎ型のベ
ース領域４ａ２をイオン注入法等によって形成する。そ
の後、ｎＭＩＳ形成領域およびｐＭＩＳ形成領域に、低
不純物濃度のソースおよびドレイン用の半導体領域を形
成した後、ゲート電極１２の側面に酸化シリコン膜等か
らなるサイドウォール１５を形成し、ｎＭＩＳＱｎのソ
ースおよびドレイン用の半導体領域１０、ｐＭＩＳＱｐ
のソースおよびドレイン用の半導体領域１３、ｐｎｐト
ランジスタＱＰ１のベース引出領域４ｂ１をイオン注入
法によって形成する。ここで、ｎＭＩＳＱｎのソースお
よびドレイン用の半導体領域１０と、ｐｎｐトランジス
タＱＰ１のベース引出領域４ｂ１とは同一の不純物導入
工程で形成した。

【００４６】次いで、半導体層１ｃ上に、ｐ型の多結晶
シリコン膜ＣＶＤ法等によって堆積した後、これをフォ
トリソグラフィ技術およびドライエッチング技術を用い
てパターニングすることにより、ベース引出電極用のパ
ターンおよびエミッタ引出電極７ａ２を形成する。続い
て、半導体層１ｃ上に、絶縁膜８ａをＣＶＤ法等によっ
て堆積した後、べース引出電極用のパターンのベース領
域形成箇所をフォトリソグラフィ技術およびドライエッ
チング技術を用いてエッチング除去して開口部を形成す
るとともにベース引出電極５を形成した後、その開口部
から露出する半導体層１ｃに対して、例えば二フッ化ホ
ウ素（ＢＦ₂）等をイオン注入することにより、ｎｐｎ
トランジスタ形成領域にベース領域４ａ１をベース引出
電極５に対して自己整合的に形成する。また、ｐｎｐト
ランジスタのエミッタ引出電極７ａ２中の不純物（ホウ
素）を半導体層１ｃに熱拡散することによりベース領域
４ａ２内にエミッタ領域６ａ２を自己整合的に形成す
る。その後、ベース引出電極５の開口部の側面に側壁絶
縁膜を酸化法等によって形成する。この側壁絶縁膜は、
ｎｐｎトランジスタのベース引出電極５とエミッタ引出
電極とを分離するための機能を有している。

【００４７】次いで、半導体層１ｃ上に、ｎ型の多結晶
シリコン膜をＣＶＤ法等によって堆積した後、これをフ
ォトリソグラフィ技術およびドライエッチング技術を用
いてパターニングすることにより、図６に示したエミッ
タ引出電極７ａ１をベース引出電極５およびベース領域
４ａ１に対して自己整合的に形成する。続いて、ＳＯＩ
基板１に対して熱処理を施すことにより、エミッタ引出
電極７ａ１中の不純物を半導体層１ｃに熱拡散すること
によりベース領域４ａ１内にエミッタ領域６ａ１を自己
整合的に形成する。その後、半導体層１ｃ上に、例えば
酸化シリコン膜からなる絶縁膜を堆積し、その上面を平
坦化することで絶縁膜８を形成した後、その絶縁膜８に
コンタクトホールＥＣ，ＣＣ，ＢＣ，ＳＣ，ＤＣを形成
する。その後、半導体層１ｃ上に、アルミニウムを主体
とした導体膜をスパッタリング法によって堆積した後、
これをフォトリソグラフィ技術およびドライエッチング
技術を用いてパターニングすることにより、エミッタ電
極Ｅ１，Ｅ２、コレクタ電極Ｃ１，Ｃ２、ベース電極Ｂ
１，Ｂ２、ソース電極Ｓ１，Ｓ２およびドレイン電極Ｄ
１，Ｄ２を形成する。

【００４８】次に、図１１は、本実施の形態の半導体装
置の一部の出力回路の一例を示している。ここでは、出
力回路として、例えばＢ級プッシュプル増幅動作を行う
ドライバ回路ＤＲＶを示している。Ｂ級プッシュプル動
作することで、１個のトランジスタでドライバ回路を形
成した場合に比べて４倍の出力を得ることができ、雑音
や歪みの少ない増幅が可能となっている。ここでは、例
えば入力端子ＩＮに入力された１ｍＡ程度の振幅の信号
を１０ｍＡ程度の振幅の信号に増幅して出力端子ＯＵＴ
に出力することが可能となっている。このドライバ回路
ＤＲＶは、トランジスタＱ１，Ｑ２，Ｑ５〜Ｑ８および
抵抗Ｒ１〜Ｒ３，Ｒ５，Ｒ６，Ｒ８〜Ｒ１０を有してお
り、基準電位の電源Ｖ１と、高電位の電源Ｖ２との間に
電気的に接続されている。なお、電源Ｖ１の電圧は、例
えば−５Ｖ程度、電源Ｖ２の電圧は、例えば＋５Ｖ程度
である。また、バイアス調整用の電圧Ｖ３は、例えば−
１Ｖ程度、電圧Ｖ４は、例えば＋１Ｖ程度である。

【００４９】このドライバ回路ＤＲＶのトランジスタＱ
１，Ｑ６，Ｑ７は、ｎｐｎトランジスタからなり、トラ
ンジスタＱ２，Ｑ５，Ｑ８は、ｐｎｐトランジスタから
なる。このうち、トランジスタＱ１，Ｑ２は、上記プッ
シュプル動作を行うペアトランジスタである。したがっ
て、トランジスタＱ１は、図３または図４の（ａ），
（ｂ）で示したトランジスタＱＮ３，ＱＮ４の構造とさ
れ、トランジスタＱ２は、図３（ｃ），（ｄ）または図
５（ａ），（ｂ）で示したトランジスタＱＰ１，ＱＰ２
の構造とされている。これにより、トランジスタＱ１，
Ｑ２のプッシュプル動作の安定性を向上させることが可
能となる。また、トランジスタＱ７，Ｑ８はダイオード
接続されている。トランジスタＱ１，Ｑ２に必要なコレ
クタ電流（要求電流容量または要求特性）は、例えば２
４ｍＡ程度である。トランジスタＱ５〜Ｑ８に必要なコ
レクタ電流は、例えば８ｍＡ程度である。

【００５０】また、上記の例では、デジタル回路をＭＩ
Ｓで構成した場合について説明したが、これに限定され
るものではなくトランジスタによって形成しても良い。
図１２は、上記アナログ回路を構成するトランジスタと
同一のＳＯＩ基板１に形成されたデジタル回路の一例を
示している。ここでは、例えばＥＣＬ（Emitter Couple
d Logic）で形成されたＯＲ回路を示している。このＯ
Ｒ回路は、トランジスタＱ１１〜Ｑ１３およびＲ１１〜
Ｒ１３を有している。トランジスタＱ１１〜Ｑ１３は、
ｎｐｎトランジスタで形成されている。デジタル回路で
は、トランジスタＱ１１〜Ｑ１３に対して高速動作が要
求されるので、トランジスタＱ１１〜Ｑ１３は、上記図
１または図２の（ａ），（ｂ）に示したｎｐｎトランジ
スタＱＮ１，ＱＮ２の構造とされている。したがって、
本実施の形態によれば、同一のＳＯＩ基板１内に、上記
図１〜図５で示したトランジスタが混在するようになっ
ている。すなわち、回路のトランジスタに要求される性
能に応じてトランジスタの構造を選択することにより、
全体的に性能および動作安定性の高い半導体装置を提供
することができる。図１２のトランジスタＱ１１〜Ｑ１
３のエミッタは共通接続されており、トランジスタＱ１
２またはトランジスタＱ１３は、トランジスタＱ１１と
ともに差動増幅器を構成している。符号ＶＢＢは、トラ
ンジスタＱ１１のべース電位を一定に固定するための直
流基準電圧を示している。そして、入力端子ＩＮ１，Ｉ
Ｎ２の信号に対して、出力端子ＯＵＴ１の信号は、ＯＲ
動作を行うようになっている。ただし、デジタル回路は
ＯＲ回路に限定されるものではなく種々変更可能であ
り、ＮＯＲ回路、ＮＡＮＤ回路、ＡＮＤ回路等の論理ゲ
ート回路を用いることができる。

【００５１】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００５２】例えば前記実施の形態においては、半導体
基板としてＳＯＩ基板を用いた場合について説明した
が、これに限定されるものではなく、例えば上記埋込絶
縁層を有しない半導体単体で構成された通常の半導体基
板を用いても良い。

【００５３】また、ＳＯＩ基板の製造方法は、ウエハの
貼り合わせ法に限定されるものではなく種々変更可能で
あり、例えば半導体基板に酸素イオンを打ち込むことで
絶縁層を形成する、いわゆるＳＩＭＯＸ（Separation b
y Implanted Oxygen）を用いても良い。

【００５４】また、前記実施の形態においては基本型お
よび２倍型のバイポーラトランジスタを例示したが、こ
れに限定されるものではなく種々適用可能であり、例え
ば４倍型のバイポーラトランジスタにおいても同様に適
用できる。

【００５５】また、前記実施の形態においては、配線を
通常の配線構造とした場合について説明したが、これに
限定されるものではなく、例えば絶縁膜に形成された溝
内に導体膜を埋め込むことで配線またはプラグを形成す
る、いわゆるダシマン法または配線溝とホールとを同一
導体材料で埋め込むデュアルダマシン法による配線構造
としても良い。

【００５６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるアナロ
グ−デジタル混載回路に適用した場合について説明した
が、それに限定されるものではなく、例えばＤＲＡＭ
（Dynamic Random Access Memory）、ＳＲＡＭ（Static
Random Access Memory）またはフラッシュメモリ（Ｅ
ＥＰＲＯＭ；Electric Erasable Programmable Read On
ly Memory）等のようなメモリ回路を上記バイポーラト
ランジスタ形成されたＳＯＩ基板に設けている半導体装
置にも適用できる。

【００５７】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００５８】すなわち、ｎｐｎトランジスタおよびｐｎ
ｐトランジスタの能動領域の面積がほぼ等しくなるよう
にすることにより、ｎｐｎトランジスタとｐｎｐトラン
ジスタとの動作電流による発熱量をほぼ等しくすること
ができ、その各々のトランジスタの能動領域での上昇温
度をほぼ等しくすることができるので、ｎｐｎトランジ
スタとｐｎｐトランジスタとの電気的特性の対称性を向
上させることができ、半導体装置の動作信頼性を向上さ
せることが可能となる。

【図面の簡単な説明】

【図１】（ａ）はｎｐｎトランジスタの基本型の平面
図、（ｂ）は（ａ）のＡ１−Ａ１線の一例の断面図であ
る。

【図２】（ａ）はｎｐｎトランジスタの２倍型の平面
図、（ｂ）は（ａ）のＡ２−Ａ２線の一例の断面図であ
る。

【図３】（ａ）は、図１のｎｐｎトランジスタとは異な
る種類の基本型のｎｐｎトランジスタの平面図、（ｂ）
は（ａ）のＡ３−Ａ３線の断面図、（ｃ）は基本型のｐ
ｎｐトランジスタの平面図、（ｄ）は（ｃ）のＡ４−Ａ
４線の一例の断面図である。

【図４】（ａ）はｎｐｎトランジスタとは異なる種類の
２倍型のｎｐｎトランジスタの平面図、（ｂ）は（ａ）
のＡ５−Ａ５線の一例の断面図である。

【図５】（ａ）は２倍型のｐｎｐトランジスタの平面
図、（ｂ）は（ａ）のＡ６−Ａ６線の一例の断面図であ
る。

【図６】本発明の一実施の形態である半導体装置の要部
断面図である。

【図７】図６の半導体装置の製造工程中の要部断面図で
ある。

【図８】図７に続く半導体装置の製造工程中の要部断面
図である。

【図９】図８に続く半導体装置の製造工程中の要部断面
図である。

【図１０】図９に続く半導体装置の製造工程中の要部断
面図である。

【図１１】本発明の一実施の形態である半導体装置の一
部の出力回路を抜き出して示した回路図である。

【図１２】本発明の一実施の形態である半導体装置のデ
ジタル回路の一例の回路図である。

【符号の説明】

１ＳＯＩ基板１ａ支持基板１ｂ絶縁層１ｃ半導体層１ｃ１半導体層１ｃ２半導体層２ａ浅い分離部２ｂ深い溝型の分離部（分離部）３ａ１，３ａ２埋込コレクタ領域３ｂ１，３ｂ２コレクタ領域３ｃ１，３ｃ２コレクタ引出領域４ａ１，４ａ２ベース領域４ｂ１ベース引出領域５ベース引出電極６ａ１，６ａ２エミッタ領域７ａ１，７ａ２エミッタ引出電極８絶縁膜８ａ絶縁膜１０半導体領域１１ゲート絶縁膜１２ゲート電極１３半導体領域１５サイドウォールＩＳ１，ＩＳ２分離部ＩＳ３，ＩＳ４分離部（第１分離部）ＩＳ５，ＩＳ６分離部（第２分離部）ＱＮ１，ＱＮ２ｎｐｎ型のバイポーラトランジスタ
（第２ｎｐｎトランジスタ）ＱＮ３，ＱＮ４ｎｐｎ型のバイポーラトランジスタ
（第１ｎｐｎトランジスタ）ＱＰ１，ＱＰ２ｐｎｐ型のバイポーラトランジスタ
（第１ｐｎｐトランジスタ）Ｅ１，Ｅ２エミッタ電極Ｃ１，Ｃ２コレクタ電極Ｂ１，Ｂ２ベース電極ＥＣ，ＣＣ，ＢＣコンタクトホールＱｎｎチャネル型のＭＩＳ・ＦＥＴＱｐｐチャネル型のＭＩＳ・ＦＥＴＮＷＬｎウエルＰＷＬｐウエルＳＣ，ＤＣコンタクトホールＳ１，Ｓ２ソース電極Ｄ１，Ｄ２ドレイン電極ＤＲＶドライバ回路ＩＮ，ＩＮ１，ＩＮ２入力端子ＯＵＴ，ＯＵＴ１出力端子Ｑ１，Ｑ２，Ｑ５〜Ｑ８バイポーラトランジスタＱ１１〜Ｑ１３バイポーラトランジスタＲ１〜Ｒ３，Ｒ５，Ｒ６，Ｒ８〜Ｒ１３抵抗Ｖ１基準電位の電源Ｖ２高電位の電源ＶＢＢ直流基準電圧

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8249 Ｈ０１Ｌ 27/10 ３９１ 27/06 ４３４ 27/082 ６８１Ｆ 27/10 ４８１ 29/78 ３７１ 27/102 27/108 27/115 29/732 29/788 29/792 (72)発明者戸祭智之東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 5F003 AP01 AZ03 BA22 BA96 BB07 BC90 BE07 BF01 BG01 BH06 BH07 BJ03 BJ15 BP31 5F048 AA07 AA10 AB07 AC05 BA02 BA16 BB06 BB07 BB08 BE03 BF03 BF06 BG12 BG14 CA03 CA07 CA13 CA14 CA15 CA17 5F082 AA04 BA06 BA11 BA19 BA47 BA48 BC04 BC09 DA10 EA11 FA06 5F083 AD70 BS49 ER22 HA02 JA35 JA39 LA07 NA01 NA02 ZA09 ZA12 5F101 BE05 BE07 BH21

Claims

【特許請求の範囲】

【請求項１】ｎｐｎトランジスタおよびｐｎｐトラン
ジスタの能動領域の面積がほぼ等しくなるように分離部
を半導体基板に設けた構造を有することを特徴とする半
導体装置。
【請求項２】絶縁層上に設けられた半導体層と、前記半導体層に設けられたｎｐｎトランジスタと、前記ｎｐｎトランジスタの能動領域を規定する機能を有
し、前記絶縁層に達するように前記半導体層に設けられ
た第１分離部と、前記半導体層に設けられたｐｎｐトランジスタと、前記ｐｎｐトランジスタの能動領域を規定する機能を有
し、前記絶縁層に達するように前記半導体層に設けられ
た第２分離部とを有し、前記ｎｐｎトランジスタおよびｐｎｐトランジスタの能
動領域の面積がほぼ等しくなるようにした構造を有する
ことを特徴とする半導体装置。
【請求項３】ペアを形成する第１ｎｐｎトランジスタ
および第１ｐｎｐ型トランジスタと、前記第１ｎｐｎトランジスタとはペアを形成しない第２
ｎｐｎトランジスタとを有し、前記ペアを形成する第１ｎｐｎトランジスタおよび第１
ｐｎｐトランジスタの能動領域の面積がほぼ等しくなる
ように分離部を半導体基板に設け、前記第２ｎｐｎトランジスタの能動領域の面積が、前記
第１ｎｐｎトランジスタの能動領域の面積よりも小さく
なるように分離部を半導体基板に設けた構造を有するこ
とを特徴とする半導体装置。
【請求項４】絶縁層上に設けられた半導体層と、前記半導体層に設けられたパワー系のｎｐｎトランジス
タと、前記パワー系のｎｐｎトランジスタの能動領域を規定す
る機能を有し、前記パワー系のｎｐｎトランジスタのエ
ミッタ、コレクタおよびベースの電極が、前記パワー系
のｎｐｎトランジスタの能動領域内に内包されるよう
に、前記絶縁層に達した状態で前記半導体層に設けられ
た分離部とを有することを特徴とする半導体装置。
【請求項５】以下の工程を有することを特徴とする半
導体装置の製造方法：（ａ）半導体基板に、所望のｎｐｎトランジスタおよび
ｐｎｐトランジスタの能動領域がほぼ等しくなるように
分離部を形成する工程、（ｂ）前記ｎｐｎトランジスタ
のベース引出電極の一部と、前記ｐｎｐトランジスタの
エミッタ引出電極とを同工程時にパターニングする工
程。