JP2007294693A - 半導体装置 - Google Patents

Abstract

【課題】埋め込み酸化膜を有するＳＯＩ基板にＭＯＳトランジスタやバイポーラトランジスタが形成されてなる半導体装置（複合ＩＣ）であって、各種素子の特性を阻害することのない構成の半導体装置を提供する。
【解決手段】埋め込み酸化膜３を有する同一のＳＯＩ基板１０に、少なくとも横型ＭＯＳトランジスタＬＴｒ１とバイポーラトランジスタＢＴｒが形成されてなる半導体装置であって、埋め込み酸化膜３上の第１導電型（ｎ）からなるＳＯＩ層１ａに、横型ＭＯＳトランジスタＬＴｒ１とバイポーラトランジスタＢＴｒ１が、それぞれ、埋め込み酸化膜３に達する絶縁分離トレンチＴにより取り囲まれて配置され、少なくとも横型ＭＯＳトランジスタＬＴｒ１の配置領域を除いて、第１導電型（ｎ）でＳＯＩ層１ａより高濃度の第１半導体層１ｂが、埋め込み酸化膜３上に当接して形成されてなる半導体装置１００とする。
【選択図】図１

Description

本発明は、埋め込み酸化膜を有する同一のＳＯＩ基板に、少なくとも横型ＭＯＳトランジスタとバイポーラトランジスタが形成されてなる半導体装置に関するもので、例えば、自動車用コントローラ等に使われる複合ＩＣに適用できるものである。

埋め込み酸化膜を有する同一のＳＯＩ基板に、ＭＯＳトランジスタとバイポーラトランジスタが形成されてなる半導体装置が、例えば、特許第３２９８４５５号公報（特許文献１）および特開２００１−６０６３４号公報（特許文献２）に開示されている。

図８は、特許文献１に開示された従来の半導体装置で、半導体装置９０の断面を模式的に示した図である。

図８に示す半導体装置９０は、埋め込み酸化膜９３を有する同一のＳＯＩ基板に、横型ＭＯＳトランジスタ（ＬＤＭＯＳ、Lateral Diffused Metal Oxide Semiconductor）、ＣＭＯＳトランジスタ（ＣＭＯＳ）、ＮＰＮ型バイポーラトランジスタ（ＮＰＮＴｒ）が形成されてなる半導体装置である。半導体装置９０の形成には、Ｎ＋層９２ｂとＮ−層９２ａからなるＮ型基板９２とＰ型基板９１とがＳｉＯ_２からなる酸化膜９３を介して貼り合わされた、ＳＯＩ基板が用いられている。埋め込み酸化膜９３上のＳＯＩ層９２には、側壁酸化膜９４ａと埋め込み多結晶シリコン９４ｂからなり、埋め込み酸化膜９３に達する絶縁分離トレンチ９４が形成され、これによって絶縁分離された複数の素子領域が形成されている。各素子領域には、ＬＤＭＯＳ、ＣＭＯＳおよびＮＰＮＴｒが、それぞれ、絶縁分離トレンチ９４により取り囲まれて、埋め込み酸化膜９３上のＮ＋層９２ｂとＮ−層９２ａからなるＳＯＩ層９２に配置されている。
特開２００１−６０６３４号公報 特許第３２９８４５５号公報

図８に示す半導体装置９０では、高濃度のＮ＋層９２ｂが、埋め込み酸化膜９３上に形成されている。このＮ＋層９２ｂによって、ＮＰＮＴｒや図示されていない縦型ＭＯＳトランジスタ（ＶＤＭＯＳ、VerticalDiffused Metal Oxide Semiconductor）では、動作抵抗を下げることができる。一方、図８に示す半導体装置９０のＬＤＭＯＳやＣＭＯＳでは、Ｎ＋層９２ｂがあることによって、耐圧やサージ耐量が低下したり、支持基板１０１の電位変動の影響を受けたりする。

そこで本発明は、埋め込み酸化膜を有する同一のＳＯＩ基板に、ＭＯＳトランジスタやバイポーラトランジスタが形成されてなる半導体装置（複合ＩＣ）であって、各種素子の特性を阻害することのない構成の半導体装置を提供することを目的としている。

請求項１に記載の発明は、埋め込み酸化膜を有する同一のＳＯＩ基板に、少なくとも横型ＭＯＳトランジスタとバイポーラトランジスタが形成されてなる半導体装置であって、前記埋め込み酸化膜上の第１導電型からなるＳＯＩ層に、前記横型ＭＯＳトランジスタとバイポーラトランジスタが、それぞれ、前記埋め込み酸化膜に達する絶縁分離トレンチにより取り囲まれて配置され、少なくとも前記横型ＭＯＳトランジスタの配置領域を除いて、第１導電型で前記ＳＯＩ層より高濃度の第１半導体層が、前記埋め込み酸化膜上に当接して形成されてなることを特徴としている。

上記半導体装置においては、埋め込み酸化膜上に形成されたＳＯＩ層より高濃度の第１半導体層を利用して、ＳＯＩ層に配置されるバイポーラトランジスタや縦型ＭＯＳトランジスタの動作抵抗を低減することができる。また、横型ＭＯＳトランジスタの配置領域では、高濃度の第１半導体層が除かれている。このため、ＥＳＤ等のサージがドレインに印加された時にＳＯＩ層の断面縦方向におけるブレークを防止することができ、横型ＭＯＳトランジスタの耐圧やサージ耐量が低下することもない。

従って、上記半導体装置は、埋め込み酸化膜を有する同一のＳＯＩ基板にＭＯＳトランジスタやバイポーラトランジスタが形成されてなる半導体装置（複合ＩＣ）であって、各種素子の特性を阻害することのない構成の半導体装置となっている。

請求項２に記載のように、上記半導体装置における横型ＭＯＳトランジスタは、通常構造だけでなく、第１導電型をチャネルとするＲＥＳＵＲＦ構造の横型ＭＯＳトランジスタであってもよい。

第１導電型のＳＯＩ層に、第１導電型をチャネルとするＲＥＳＵＲＦ構造の横型ＭＯＳトランジスタを形成すると、ＳＯＩ層の断面縦方向に寄生バイポーラトランジスタができる。この場合、埋め込み酸化膜上に高濃度の第１半導体層が形成されていると、ＥＳＤ等のサージがドレインに印加された時に上記寄生トランジスタが動作して、第１半導体層を経由して素子領域に大電流が流れ、素子が破壊され易くなる。しかしながら、上記半導体装置では、横型ＭＯＳトランジスタの配置領域で高濃度の第１半導体層が除かれている。このため、サージの印加で上記寄生トランジスタが動作しようとしても、内部抵抗が大きくて電流には電圧上昇というフィードバックがかかり、寄生トランジスタ動作を抑制する。このため、上記半導体装置は、高いサージ耐量を有する半導体装置とすることができる。

尚、上記寄生トランジスタの動作をさらに抑制するためには、請求項３に記載のように、
前記横型ＭＯＳトランジスタの配置領域において、第２導電型の第２半導体層が、前記埋め込み酸化膜上に当接して形成されてなることが好ましい。

請求項４に記載の発明は、埋め込み酸化膜を有する同一のＳＯＩ基板に、少なくとも横型ＭＯＳトランジスタとバイポーラトランジスタが形成されてなる半導体装置であって、前記横型ＭＯＳトランジスタが、第２導電型をチャネルとするＲＥＳＵＲＦ構造の横型ＭＯＳトランジスタであり、前記埋め込み酸化膜上の第１導電型からなるＳＯＩ層に、前記横型ＭＯＳトランジスタとバイポーラトランジスタが、それぞれ、前記埋め込み酸化膜に達する絶縁分離トレンチにより取り囲まれて配置されてなることを特徴としている。

当該半導体装置の横型ＭＯＳトランジスタにおいては、上記したＳＯＩ層の断面縦方向の寄生バイポーラトランジスタが構成されることはない。従って、当該半導体装置の横型ＭＯＳトランジスタの配置領域においては、第１導電型でＳＯＩ層より高濃度の第１半導体層が埋め込み酸化膜上に当接して形成されていてもよい。

以上のようにして、当該半導体装置も、埋め込み酸化膜を有する同一のＳＯＩ基板にＭＯＳトランジスタやバイポーラトランジスタが形成されてなる半導体装置（複合ＩＣ）であって、各種素子の特性を阻害することのない構成の半導体装置となっている。

請求項５に記載の発明は、埋め込み酸化膜を有する同一のＳＯＩ基板に、少なくとも横型ＭＯＳトランジスタとバイポーラトランジスタが形成されてなる半導体装置であって、前記埋め込み酸化膜上の第１導電型からなるＳＯＩ層に、前記横型ＭＯＳトランジスタとバイポーラトランジスタが、それぞれ、前記埋め込み酸化膜に達する絶縁分離トレンチにより取り囲まれて配置され、少なくとも前記横型ＭＯＳトランジスタの配置領域を除いて、第２導電型の第２半導体層が、前記埋め込み酸化膜上に当接して形成されてなることを特徴としている。

当該半導体装置においては、埋め込み酸化膜上に形成された第２導電型の第２半導体層を利用して、ＳＯＩ層に配置されるバイポーラトランジスタや縦型ＭＯＳトランジスタの動作抵抗を低減することができる。また、横型ＭＯＳトランジスタの配置領域では第２半導体層が除かれているため、第２半導体層によって横型ＭＯＳトランジスタの耐圧やサージ耐量が低下することもない。尚、横型ＭＯＳトランジスタの配置領域を除いて、請求項１に記載の半導体装置のように埋め込み酸化膜上に第１導電型の第１半導体層を形成するか、あるいは当該半導体装置のように第２導電型の第２半導体層を形成するかは、ＳＯＩ層に形成されるバイポーラトランジスタの構成型や縦型ＭＯＳトランジスタのチャネル型によって適宜選択する。

以上のようにして、上記半導体装置も、埋め込み酸化膜を有する同一のＳＯＩ基板にＭＯＳトランジスタやバイポーラトランジスタが形成されてなる半導体装置（複合ＩＣ）であって、各種素子の特性を阻害することのない構成の半導体装置となっている。

請求項６に記載のように、上記半導体装置において、前記埋め込み酸化膜に達する絶縁分離トレンチに取り囲まれて、前記ＳＯＩ層からなるフィールド領域が形成されている場合には、前記横型ＭＯＳトランジスタを取り囲む前記フィールド領域を除いて、前記第１半導体層または前記第２半導体層が形成されてなることが好ましい。これにより、上記横型ＭＯＳトランジスタを取り囲むフィールド領域において、例えばサージによる支持基板の電位変動の影響を抑制することができ、横型ＭＯＳトランジスタを安定的に動作させることができる。また、第１半導体層または第２半導体層がある場合に較べて、サージによる電界がＳＯＩ層の全体に広がるため、埋め込み酸化膜への電位配分が低減されて、埋め込み酸化膜での破壊を抑制し、耐圧を向上させることができる。

特に、請求項７に記載のように、前記フィールド領域が、多重に形成されてなる場合には、前記多重のフィールド領域を除いて、前記第１半導体層または前記第２半導体層が形成されてなることが好ましい。

フィールド領域が多重に形成されてなる場合には、フィールド領域全体の基板に占める面積が増大するため、支持基板の電位変動の影響も受けやすくなる。しかしながら、当該半導体装置の多重のフィールド領域では、埋め込み酸化膜上の第１半導体層または第２半導体層が除かれているため、上記支持基板の電位変動の影響を緩和することができる。

従って、上記半導体装置は、請求項８に記載のように、前記多重のフィールド領域のうち、所定のフィールド領域が、所定の電源電位に固定され、前記多重のフィールド領域のうち、所定のフィールド領域が、グランド（ＧＮＤ）電位に固定され、複数個の前記横型ＭＯＳトランジスタが、前記電源電位フィールド領域と前記ＧＮＤ電位フィールド領域間のフィールド領域に分散配置され、前記複数個の横型ＭＯＳトランジスタが、前記ＧＮＤ電位と電源電位の間で、順次直列接続されてなる場合に好適である。

これにより、上記半導体装置においては、ＧＮＤ電位と電源電位間の電圧を、直列接続された横型ＭＯＳトランジスタ素子に分割して分担させ、各トランジスタ素子に要求されるＤＣ耐圧を低減することができる。また、上記半導体装置における電源電位側に高速のｄＶ／ｄｔサージが印加された場合には、埋め込み酸化膜を介した容量結合により支持基板の電位が持ち上がる。従って、支持基板と多重に形成された各フィールド領域も、埋め込み酸化膜を介した容量結合で支持基板の電位変化の影響を受ける。しかしながら、上記半導体装置においては、多重のフィールド領域で埋め込み酸化膜上の第１半導体層または第２半導体層が除かれているため、いわゆるＣＲ時定数が大きくなって電位の上昇（電位干渉）を防止することができる。

以上のようにして、上記半導体装置は、埋め込み酸化膜を有する同一のＳＯＩ基板にＭＯＳトランジスタやバイポーラトランジスタが形成されてなる半導体装置（複合ＩＣ）であって、各種素子の特性を阻害することのない構成の半導体装置とすることができる。

以下、本発明を実施するための最良の形態を、図に基づいて説明する。

図１は、本発明の半導体装置の一例で、半導体装置１００の断面を模式的に示した図である。

図１に示す半導体装置１００は、埋め込み酸化膜３（および支持基板２）を有する同一のＳＯＩ基板１０に、少なくとも横型ＭＯＳトランジスタＬＴｒ１とバイポーラトランジスタＢＴｒ１が形成されてなる半導体装置である。半導体装置１００では、埋め込み酸化膜３上のＮ導電型（ｎ−）からなるＳＯＩ層１ａに、Ｎチャネルの横型ＭＯＳトランジスタＬＴｒ１とＮＰＮ型のバイポーラトランジスタＢＴｒ１が、それぞれ、埋め込み酸化膜３に達する絶縁分離トレンチＴにより取り囲まれて配置されている。また、半導体装置１００では、少なくとも横型ＭＯＳトランジスタＬＴｒ１の配置領域を除いて、Ｎ導電型（ｎ＋）でＳＯＩ層１ａより高濃度の第１半導体層１ｂが、埋め込み酸化膜３上に当接して形成されている。

図１の半導体装置１００においては、埋め込み酸化膜３上に形成されたＳＯＩ層１ａより高濃度の第１半導体層１ｂを利用して、ＳＯＩ層１ａに配置されるバイポーラトランジスタＢＴｒ１や縦型ＭＯＳトランジスタ（図示省略）の動作抵抗を低減することができる。また、横型ＭＯＳトランジスタＬＴｒ１の配置領域では、高濃度の第１半導体層１ｂが除かれている。このため、ＥＳＤ等のサージがドレイン（領域Ｄｎ）に印加された時にＳＯＩ層１ａの断面縦方向におけるブレークを防止することができ、横型ＭＯＳトランジスタＬＴｒ１の耐圧やサージ耐量が低下することもない。

従って、図１の半導体装置１００は、埋め込み酸化膜３を有する同一のＳＯＩ基板１０にＭＯＳトランジスタＬＴｒ１やバイポーラトランジスＢＴｒ１が形成されてなる半導体装置（複合ＩＣ）であって、各種素子ＬＴｒ１，ＢＴｒの特性を阻害することのない構成の半導体装置となっている。

図１の半導体装置１００において、通常構造の横型ＭＯＳトランジスタＬＴｒ１の代わりに、Ｎ導電型をチャネルとするＲＥＳＵＲＦ構造の横型ＭＯＳトランジスタを配置してもよい。

図２は、上記Ｎ導電型をチャネルとするＲＥＳＵＲＦ構造の横型ＭＯＳトランジスタを配置した半導体装置の例で、半導体装置１０１の断面を模式的に示した図である。尚、図２の半導体装置１０１において、図１の半導体装置１００と同様の部分については、同じ符号を付した。図２の半導体装置１０１の横型ＭＯＳトランジスタＬＴｒ２では、ＳＯＩ層１ａの上層部に形成されたＰ導電型層１ｃと（ドレイン）領域ＤｎとでＲＥＳＵＲＦ（Reduced Surface electric field）構造が構成されている。

Ｎ導電型（ｎ−）のＳＯＩ層１ａに、Ｎ導電型をチャネルとするＲＥＳＵＲＦ構造の横型ＭＯＳトランジスタＬＴｒ２を形成すると、ＳＯＩ層の断面縦方向に、図２の（ドレイン）領域Ｄｎ（ｎ）／Ｐ導電型層１ｃ（ｐ）／ＳＯＩ層１ａ（ｎ−）からなるＮＰＮ型の寄生バイポーラトランジスタができる。この場合、横型ＭＯＳトランジスタＬＴｒ２の配置領域の埋め込み酸化膜３上に高濃度の第１半導体層１ｂが形成されていると、ＥＳＤ等のサージがドレイン（領域Ｄｎ）に印加された時に上記寄生トランジスタが動作して、第１半導体層１ｂを経由して素子領域に大電流が流れ、素子ＬＴｒ２が破壊され易くなる。しかしながら、図２の半導体装置１０１では、横型ＭＯＳトランジスタＬＴｒ２の配置領域で高濃度の第１半導体層１ｂが除かれている。このため、サージの印加で上記寄生トランジスタが動作しようとしても、内部抵抗が大きくて電流には電圧上昇というフィードバックがかかり、寄生トランジスタ動作を抑制する。このため、半導体装置１０１は、高いサージ耐量を有する半導体装置とすることができる。

図３は、別の半導体装置の例で、半導体装置１０２の断面を模式的に示した図である。尚、図３の半導体装置１０２において、図２の半導体装置１０１と同様の部分については、同じ符号を付した。

図３の半導体装置１０２では、上記した図２の半導体装置１０１における寄生トランジスタの動作をさらに抑制するために、横型ＭＯＳトランジスタＬＴｒ３の配置領域において、Ｐ導電型の第２半導体層１ｄが、埋め込み酸化膜３上に当接して形成されている。これによって、図３に示すように、図２の（ドレイン）領域Ｄｎ（ｎ）／Ｐ導電型層１ｃ（ｐ）／ＳＯＩ層１ａ（ｎ−）からなるＮＰＮ型の寄生バイポーラトランジスタが構成されないようにすることができる。

図４は、別の半導体装置の例で、半導体装置１０３の断面を模式的に示した図である。尚、図４の半導体装置１０３において、図２および図３に示す半導体装置１０１，１０２と同様の部分については、同じ符号を付した。

図４に示す半導体装置１０３は、図２および図３に示す半導体装置１０１，１０２と同様に、埋め込み酸化膜３を有する同一のＳＯＩ基板１０に、少なくとも横型ＭＯＳトランジスタＬＴｒ４とバイポーラトランジスタＢＴｒ２が形成されてなる半導体装置である。半導体装置１０３では、埋め込み酸化膜３上のＮ導電型（ｎ−）からなるＳＯＩ層１ａに、横型ＭＯＳトランジスタＬＴｒ４とバイポーラトランジスタＢＴｒ２が、それぞれ、埋め込み酸化膜３に達する絶縁分離トレン４により取り囲まれて配置されている。一方、図２および図３に示す半導体装置１０１，１０２の横型ＭＯＳトランジスタＬＴｒ２，ＬＴｒ３は、いずれもＮ導電型をチャネルとするＲＥＳＵＲＦ構造の横型ＭＯＳトランジスタであったが、図４に示す半導体装置１０３の横型ＭＯＳトランジスタＬＴｒ４は、Ｐ導電型をチャネルとするＲＥＳＵＲＦ構造の横型ＭＯＳトランジスタである。尚、図２および図３に示す半導体装置１０１，１０２のバイポーラトランジスタＢＴｒ１はＮＰＮ型であった。これに対して図４の半導体装置１０３では、少なくとも横型ＭＯＳトランジスタＬＴｒ４の配置領域を除いて、Ｐ導電型（ｐ＋）の第２半導体層１ｅが埋め込み酸化膜３上に当接して形成されており、バイポーラトランジスタＢＴｒ２がＰＮＰ型である。

図４の半導体装置１０３におけるＰ導電型をチャネルとするＲＥＳＵＲＦ構造の横型ＭＯＳトランジスタＬＴｒ４では、Ｎ導電型（ｎ−）のＳＯＩ層１ａの上層部に形成されたＮ導電型層１ｆと（ドレイン）領域ＤｐとでＲＥＳＵＲＦ（Reduced Surface electric field）構造が構成されており、このＰチャネル横型ＭＯＳトランジスタＬＴｒ４では、図２の半導体装置１０１において説明した、ＳＯＩ層１ａの断面縦方向の寄生バイポーラトランジスタが構成されることはない。従って、図４に示す半導体装置１０３の横型ＭＯＳトランジスタＬＴｒ４の配置領域においては、Ｎ導電型（ｎ＋）でＳＯＩ層１ａより高濃度の第１半導体層１ｂが埋め込み酸化膜３上に当接して形成されていてもよい。

以上のようにして、図４の半導体装置１０３も、埋め込み酸化膜３を有する同一のＳＯＩ基板１０にＭＯＳトランジスタＬＴｒ４やバイポーラトランジスタＢＴｒ２が形成されてなる半導体装置（複合ＩＣ）であって、各種素子ＬＴｒ４，ＢＴｒ２の特性を阻害することのない構成の半導体装置となっている。

図５は、別の半導体装置の例で、半導体装置１０４の断面を模式的に示した図である。尚、図５の半導体装置１０４において、図１および図４に示す半導体装置１００，１０３と同様の部分については、同じ符号を付した。

図５に示す半導体装置１０４は、図１および図４に示す半導体装置１００，１０３と同様に、埋め込み酸化膜３を有する同一のＳＯＩ基板１０に、少なくとも横型ＭＯＳトランジスタＬＴｒ１とバイポーラトランジスタＢＴｒ２が形成されてなる半導体装置である。半導体装置１０４では、埋め込み酸化膜３上のＮ導電型（ｎ−）からなるＳＯＩ層１ａに、横型ＭＯＳトランジスタＬＴｒ１とバイポーラトランジスタＢＴｒ２が、それぞれ、埋め込み酸化膜３に達する絶縁分離トレン４により取り囲まれて配置されている。図１の半導体装置１０１では、Ｎチャネルの横型ＭＯＳトランジスタＬＴｒ１とＮＰＮ型のバイポーラトランジスタＢＴｒ１が配置されており、図４の半導体装置１０３では、ＰチャネルのＲＥＳＵＲＦ構造の横型ＭＯＳトランジスタＬＴｒ４とＰＮＰ型のバイポーラトランジスタＢＴｒ２が配置されていた。これに対して、図５の半導体装置１０４では、Ｎチャネルの横型ＭＯＳトランジスタＬＴｒ１とＰＮＰ型のバイポーラトランジスタＢＴｒ２とが、Ｎ導電型（ｎ−）からなるＳＯＩ層１ａに配置されている。尚、図５の半導体装置１０４においても、図４の半導体装置１０３と同様にして、少なくとも横型ＭＯＳトランジスタＬＴｒ１の配置領域を除いて、Ｐ導電型（ｐ＋）の第２半導体層１ｅが埋め込み酸化膜３上に当接して形成されている。

図５の半導体装置１０４においては、埋め込み酸化膜３上に形成されたＰ導電型の第２半導体層１ｅを利用して、ＳＯＩ層１ａに配置されるバイポーラトランジスタＢＴｒ２や縦型ＭＯＳトランジスタ（図示省略）の動作抵抗を低減することができる。また、横型ＭＯＳトランジスタＬＴｒ１の配置領域では第２半導体層１ｅが除かれているため、第２半導体層１ｅによって横型ＭＯＳトランジスタＬＴｒ１の耐圧やサージ耐量が低下することもない。尚、横型ＭＯＳトランジスタＬＴｒ１の配置領域を除いて、図１の半導体装置１００のように埋め込み酸化膜３上にＮ導電型（ｎ＋）の第１半導体層１ｂを形成するか、あるいは図５の半導体装置１０４のようにＰ導電型（ｐ＋）の第２半導体層１ｅを形成するかは、ＳＯＩ層１ａに形成されるバイポーラトランジスタの構成型や縦型ＭＯＳトランジスタのチャネル型によって適宜選択する。

以上のようにして、図５の半導体装置１０４も、埋め込み酸化膜３を有する同一のＳＯＩ基板１０にＭＯＳトランジスタＬＴｒ１やバイポーラトランジスタＢＴｒ２が形成されてなる半導体装置（複合ＩＣ）であって、各種素子ＬＴｒ１，ＢＴｒ２の特性を阻害することのない構成の半導体装置となっている。

図６は、別の半導体装置の例で、半導体装置１０５の断面を模式的に示した図である。尚、図６の半導体装置１０５において、図１に示す半導体装置１００と同様の部分については、同じ符号を付した。

図６に示す半導体装置１０５は、図１に示す半導体装置１００と同様に、埋め込み酸化膜３を有する同一のＳＯＩ基板１０に、横型ＭＯＳトランジスタＬＴｒ１とバイポーラトランジスタＢＴｒ２が形成されている。また、図１の半導体装置１００と図６の半導体装置１０５においては、どちらも埋め込み酸化膜３に達する絶縁分離トレンチＴに取り囲まれてＳＯＩ層１ａからなるフィールド領域Ｆが形成されている。一方、図１の半導体装置１００においては、横型ＭＯＳトランジスタＬＴｒ１を取り囲むフィールド領域Ｆに第１半導体層１ｂが形成されているのに対して、図６の半導体装置１０５においては、横型ＭＯＳトランジスタＬＴｒ１を取り囲むフィールド領域Ｆを除いて、第１半導体層１ｂが形成されている。同様に、図２と図３の半導体装置１０１，１０２においては、横型ＭＯＳトランジスタＬＴｒ２，ＬＴ３を取り囲むフィールド領域Ｆに第１半導体層１ｂまたは第２半導体層１ｄが形成されているのに対して、図４と図５の半導体装置１０３，１０４においては、横型ＭＯＳトランジスタＬＴｒ３，ＬＴｒ４を取り囲むフィールド領域Ｆを除いて、第１半導体層１ｂまたは第２半導体層１ｅが形成されている。

上記半導体装置１０３〜１０５のように、第１半導体層１ｂまたは第２半導体層１ｄ，１ｅは、横型ＭＯＳトランジスタＬＴｒ１〜ＬＴｒ４を取り囲むフィールド領域Ｆを除いて形成されることが好ましい。これにより、横型ＭＯＳトランジスタＬＴｒ１〜ＬＴｒ４を取り囲むフィールド領域Ｆにおいて、例えばサージによる支持基板２の電位変動の影響を抑制することができ、横型ＭＯＳトランジスタＬＴｒ１〜ＬＴｒ４を安定的に動作させることができる。また、第１半導体層１ｂまたは第２半導体層１ｄ，１ｅがある場合に較べて、サージによる電界がＳＯＩ層１ａの全体に広がるため、埋め込み酸化膜３への電位配分が低減されて、埋め込み酸化膜３での破壊を抑制し、耐圧を向上させることができる。

図７は、図６に示した半導体装置１０５の応用例で、（ａ）は半導体装置１１０の各回路素子の配置を示す上面図であり、（ｂ）は（ａ）の一点鎖線Ｂ−Ｂにおける断面を簡略化して示した図である。尚、図７（ａ），（ｂ）に示す半導体装置１１０において、図６に示す半導体装置１０５と同様の部分については、同じ符号を付した。

図７（ａ），（ｂ）に示す半導体装置１１０では、埋め込み酸化膜３を有するＳＯＩ基板１のＳＯＩ層１ａにおいて、図中に太線で示した埋め込み酸化膜３に達する絶縁分離トレンチＴが、図７（ａ）に示すように、基板面内において多重に形成されている。この多重に形成された絶縁分離トレンチＴにより、埋め込み酸化膜３上のＳＯＩ層１ａには、基板面内において互いに絶縁分離されたフィールド領域Ｆが、多重に形成されている。また、図７（ｂ）に示すように、半導体装置１１０では、多重のフィールド領域Ｆを除いて、Ｎ導電型（ｎ＋）でＳＯＩ層１ａより高濃度の第１半導体層１ｂが形成されている。

図７（ａ）において、符号Ｐ_Ｅを付した部分は、電源電位を接続するパッド電極である。多重のフィールド領域Ｆのうち、一番内側にあるフィールド領域Ｆ_Ｅは、所定の電源電位に固定されている。図７（ａ）において、符号Ｐ_Ｇを付した部分は、グランド（ＧＮＤ）電位を接続するパッド電極である。多重のフィールド領域Ｆのうち、一番外側にあるフィールド領域Ｆ_Ｇは、ＧＮＤ電位に固定されている。また、６個の横型ＭＯＳトランジスタＬＴｒ１が、電源電位フィールド領域Ｆ_ＥとＧＮＤ電位フィールド領域Ｆ_Ｇ間のフィールド領域Ｆに分散配置され、ＧＮＤ電位と電源電位の間で、順次直列接続（図示省略）されている。

図７（ａ），（ｂ）に示す半導体装置１１０のように、フィールド領域Ｆが多重に形成されている場合には、フィールド領域Ｆ全体の基板に占める面積が増大するため、支持基板２の電位変動の影響も受けやすくなる。しかしながら、図７（ａ），（ｂ）に示す半導体装置１１０の多重のフィールド領域Ｆでは、埋め込み酸化膜３上の第１半導体層１ｂが除かれているため、支持基板２の電位変動の影響を緩和することができる。

尚、半導体装置１１０における支持基板２の電位は、２つの抵抗Ｒによって、電源電位の１／２の電位に固定されている。支持基板２の電位をＧＮＤ電位に固定した場合には、高電位の横型ＭＯＳトランジスタ素子ＬＴｒ１の電位が直接埋め込み酸化膜３に印加されるため、埋め込み酸化膜３の耐圧を確保することが困難である。また、支持基板２の電位を浮いた状態とした場合には、電荷チャージが発生するため、信頼性上の問題がある。

図７（ａ），（ｂ）の半導体装置１１０においては、ＧＮＤ電位と電源電位間の電圧を、直列接続された横型ＭＯＳトランジスタ素子ＬＴｒ１に分割して分担させ、各トランジスタ素ＬＴｒ１に要求されるＤＣ耐圧を低減することができる。また、半導体装置１１０における電源電位側に高速のｄＶ／ｄｔサージが印加された場合には、埋め込み酸化膜３を介した容量結合により支持基板２の電位が持ち上がる。従って、支持基板２と多重に形成された各フィールド領域Ｆも、埋め込み酸化膜３を介した容量結合で支持基板２の電位変化の影響を受ける。しかしながら、半導体装置１１０においては、多重のフィールド領域Ｆで埋め込み酸化膜３上の第１半導体層１ｂが除かれているため、いわゆるＣＲ時定数が大きくなって電位の上昇（電位干渉）を防止することができる。尚、半導体装置１１０において、多重のフィールド領域Ｆ以外の領域では、埋め込み酸化膜３上に第１半導体層１ｂが形成されているため、これらの領域に配置されるバイポーラトランジスタの動作抵抗が上がることはない。

以上のようにして、図７（ａ），（ｂ）の半導体装置１１０も、埋め込み酸化膜３を有する同一のＳＯＩ基板１００にＭＯＳトランジスタＬＴｒ１やバイポーラトランジスタが形成されてなる半導体装置（複合ＩＣ）であって、各種素子ＬＴｒ１の特性を阻害することのない構成の半導体装置となっている。

尚、図７（ａ），（ｂ）の半導体装置１１０では、多重のフィールド領域Ｆに６個の横型ＭＯＳトランジスタ素子ＬＴｒ１を配置する例を示したが、これに限らず、図２〜図４で例示したような別構造の横型ＭＯＳトランジスタ素子を多重のフィールド領域Ｆに任意の個数配置しても、同様の効果を得ることができる。また、上記した半導体装置１００〜１０５，１１０は、いずれもＳＯＩ層１ａがＮ導電型である場合を例にして、本発明の半導体装置の構成およびその効果を説明した。しかしながらこれに限らず、上記した半導体装置１００〜１０５，１１０の各部の導電型を全て逆転した半導体装置についても同様の効果が得られることは、言うまでもない。

本発明の半導体装置の一例で、半導体装置１００の断面を模式的に示した図である。 Ｎ導電型をチャネルとするＲＥＳＵＲＦ構造の横型ＭＯＳトランジスタを配置した半導体装置の例で、半導体装置１０１の断面を模式的に示した図である。 別の半導体装置の例で、半導体装置１０２の断面を模式的に示した図である。 別の半導体装置の例で、半導体装置１０３の断面を模式的に示した図である。 別の半導体装置の例で、半導体装置１０４の断面を模式的に示した図である。 別の半導体装置の例で、半導体装置１０５の断面を模式的に示した図である。 図６に示した半導体装置１０５の応用例で、（ａ）は半導体装置１１０の各回路素子の配置を示す上面図であり、（ｂ）は（ａ）の一点鎖線Ｂ−Ｂにおける断面を簡略化して示した図である。 従来の半導体装置で、半導体装置９０の断面を模式的に示した図である。

符号の説明

９０，１００〜１０５，１１０ 半導体装置
１０ ＳＯＩ基板
１ａ ＳＯＩ層
１ｂ 第１半導体層
１ｄ，１ｅ 第２半導体層
２ 支持基板
３ 埋め込み酸化膜
Ｔ 絶縁分離トレンチ
ＬＴｒ１〜ＬＴｒ４ 横型ＭＯＳトランジスタ
ＢＴｒ１，ＢＴｒ２ バイポーラトランジスタ
Ｆ フィールド領域

Claims (8)

1. 埋め込み酸化膜を有する同一のＳＯＩ基板に、少なくとも横型ＭＯＳトランジスタとバイポーラトランジスタが形成されてなる半導体装置であって、
   前記埋め込み酸化膜上の第１導電型からなるＳＯＩ層に、前記横型ＭＯＳトランジスタとバイポーラトランジスタが、それぞれ、前記埋め込み酸化膜に達する絶縁分離トレンチにより取り囲まれて配置され、
   少なくとも前記横型ＭＯＳトランジスタの配置領域を除いて、第１導電型で前記ＳＯＩ層より高濃度の第１半導体層が、前記埋め込み酸化膜上に当接して形成されてなることを特徴とする半導体装置。
2. 前記横型ＭＯＳトランジスタが、第１導電型をチャネルとするＲＥＳＵＲＦ構造の横型ＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体装置。
3. 前記横型ＭＯＳトランジスタの配置領域において、第２導電型の第２半導体層が、前記埋め込み酸化膜上に当接して形成されてなることを特徴とする請求項２に記載の半導体装置。
4. 埋め込み酸化膜を有する同一のＳＯＩ基板に、少なくとも横型ＭＯＳトランジスタとバイポーラトランジスタが形成されてなる半導体装置であって、
   前記横型ＭＯＳトランジスタが、第２導電型をチャネルとするＲＥＳＵＲＦ構造の横型ＭＯＳトランジスタであり、
   前記埋め込み酸化膜上の第１導電型からなるＳＯＩ層に、前記横型ＭＯＳトランジスタとバイポーラトランジスタが、それぞれ、前記埋め込み酸化膜に達する絶縁分離トレンチにより取り囲まれて配置されてなることを特徴とする半導体装置。
5. 埋め込み酸化膜を有する同一のＳＯＩ基板に、少なくとも横型ＭＯＳトランジスタとバイポーラトランジスタが形成されてなる半導体装置であって、
   前記埋め込み酸化膜上の第１導電型からなるＳＯＩ層に、前記横型ＭＯＳトランジスタとバイポーラトランジスタが、それぞれ、前記埋め込み酸化膜に達する絶縁分離トレンチにより取り囲まれて配置され、
   少なくとも前記横型ＭＯＳトランジスタの配置領域を除いて、第２導電型の第２半導体層が、前記埋め込み酸化膜上に当接して形成されてなることを特徴とする半導体装置。
6. 前記埋め込み酸化膜に達する絶縁分離トレンチに取り囲まれて、前記ＳＯＩ層からなるフィールド領域が形成され、
   前記横型ＭＯＳトランジスタを取り囲む前記フィールド領域を除いて、前記第１半導体層または前記第２半導体層が形成されてなることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
7. 前記フィールド領域が、多重に形成されてなり、
   前記多重のフィールド領域を除いて、前記第１半導体層または前記第２半導体層が形成されてなることを特徴とする請求項６に記載の半導体装置。
8. 前記多重のフィールド領域のうち、所定のフィールド領域が、所定の電源電位に固定され、
   前記多重のフィールド領域のうち、所定のフィールド領域が、グランド（ＧＮＤ）電位に固定され、
   複数個の前記横型ＭＯＳトランジスタが、前記電源電位フィールド領域と前記ＧＮＤ電位フィールド領域間のフィールド領域に分散配置され、
   前記複数個の横型ＭＯＳトランジスタが、前記ＧＮＤ電位と電源電位の間で、順次直列接続されてなることを特徴とする請求項７に記載の半導体装置。

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