JPS5947756A - 半導体抵抗素子の製造法 - Google Patents
半導体抵抗素子の製造法Info
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- JPS5947756A JPS5947756A JP57156661A JP15666182A JPS5947756A JP S5947756 A JPS5947756 A JP S5947756A JP 57156661 A JP57156661 A JP 57156661A JP 15666182 A JP15666182 A JP 15666182A JP S5947756 A JPS5947756 A JP S5947756A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 238000000034 method Methods 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 11
- 238000005530 etching Methods 0.000 abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052782 aluminium Inorganic materials 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- XUKUURHRXDUEBC-SXOMAYOGSA-N (3s,5r)-7-[2-(4-fluorophenyl)-3-phenyl-4-(phenylcarbamoyl)-5-propan-2-ylpyrrol-1-yl]-3,5-dihydroxyheptanoic acid Chemical compound C=1C=CC=CC=1C1=C(C=2C=CC(F)=CC=2)N(CC[C@@H](O)C[C@H](O)CC(O)=O)C(C(C)C)=C1C(=O)NC1=CC=CC=C1 XUKUURHRXDUEBC-SXOMAYOGSA-N 0.000 abstract description 3
- 238000001259 photo etching Methods 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 4
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 239000012535 impurity Substances 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 abstract 1
- 238000000059 patterning Methods 0.000 abstract 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＩＣ（半導体集積回路）における拡散抵抗の製
造技術に関する。
造技術に関する。
ＩＣにおいて拡散抵抗を形成する場合、例えばｎ型Ｓｔ
（シリコン）基板又はＳｉ基板上にエピタキシャル成
長させたｎ型Ｓｉ層の表面にｎｐｎトランジスタのベー
ス拡散等を利用してｐ型拡散層を形成し、その両端表面
にオーミックコンタクトするＡ石（アルミニウム）等の
電極を設ける。
（シリコン）基板又はＳｉ基板上にエピタキシャル成
長させたｎ型Ｓｉ層の表面にｎｐｎトランジスタのベー
ス拡散等を利用してｐ型拡散層を形成し、その両端表面
にオーミックコンタクトするＡ石（アルミニウム）等の
電極を設ける。
この拡散抵抗は第１図に示すようにｎ型の８１層１の表
面に形成した酸化膜（Ｓｉｎ、膜）２を選択エツチング
によって一部を窓開し、この酸化膜をマスクとしてＢ（
ボロン）等をデポジット（又はイオン打込み）し、かつ
拡散することによりｐ型拡散層３からなる抵抗を得るも
のである。しかし拡散マスクどするために酸化膜２をホ
トレジスト（感光耐食樹脂）４を用いてホトエツチング
する際に酸化膜の側面部５が深くエッチされて窓開部の
寸法のばらつきが１μｍ稈度にも及び、それによって抵
抗値の１ｒまらつきが大きくなることが問題となった。
面に形成した酸化膜（Ｓｉｎ、膜）２を選択エツチング
によって一部を窓開し、この酸化膜をマスクとしてＢ（
ボロン）等をデポジット（又はイオン打込み）し、かつ
拡散することによりｐ型拡散層３からなる抵抗を得るも
のである。しかし拡散マスクどするために酸化膜２をホ
トレジスト（感光耐食樹脂）４を用いてホトエツチング
する際に酸化膜の側面部５が深くエッチされて窓開部の
寸法のばらつきが１μｍ稈度にも及び、それによって抵
抗値の１ｒまらつきが大きくなることが問題となった。
本発明は上記した問題を解消するだめのものでその目的
とするところは精度のよい拡散抵抗が得られる技術を提
供することにある。
とするところは精度のよい拡散抵抗が得られる技術を提
供することにある。
以下実施例にそって本発明を詳述する。
第２図から第５図までは本発明による抵抗素子製造プロ
セスを下記の各工程ごとに断面図により示すものである
。
セスを下記の各工程ごとに断面図により示すものである
。
（１１ｎ型Ｓｉ基体（又はＳｉ基板上に形成したエピタ
キシャルｎ型Ｓｉ層）工の表面に第２図に示すように熱
酸化による薄い（５００〜１０００ 人）酸化膜（Ｓｉ
ｆｔ膜）６を形成し、その上に気相より生成したＳｉ
を析出させて厚さ２０００Ａ程度のポリ（多結晶）Ｓｉ
ｍ７を形成する。このような５ｉ０７−８ｉ構造は後記
するように同じ基体上にポリＳＩ ＭＯＳＦＥＴ（絶縁
ゲート電界効果トランジスタ）を形成するプロセスのポ
リＳｉ ゲートあるいはポリＳｉ配線形成工程をそのま
“ま利用するとよい。
キシャルｎ型Ｓｉ層）工の表面に第２図に示すように熱
酸化による薄い（５００〜１０００ 人）酸化膜（Ｓｉ
ｆｔ膜）６を形成し、その上に気相より生成したＳｉ
を析出させて厚さ２０００Ａ程度のポリ（多結晶）Ｓｉ
ｍ７を形成する。このような５ｉ０７−８ｉ構造は後記
するように同じ基体上にポリＳＩ ＭＯＳＦＥＴ（絶縁
ゲート電界効果トランジスタ）を形成するプロセスのポ
リＳｉ ゲートあるいはポリＳｉ配線形成工程をそのま
“ま利用するとよい。
（２）第３図に示すようにホトレジストφマスク８を用
いてポリＳｉ層７の一部を選択的にエッチ除去し、窓開
部９を通して不純物Ｂ（ボロン）をイオン打込み（又は
デポジット）等の手段により基体表面に導入する。なお
とのＢ導入は前記したポリＳｉ ゲートＭＯ８ＦＥＴプ
ロセスの際のソース書ドレインｐ型拡散工程を共用する
とよい。
いてポリＳｉ層７の一部を選択的にエッチ除去し、窓開
部９を通して不純物Ｂ（ボロン）をイオン打込み（又は
デポジット）等の手段により基体表面に導入する。なお
とのＢ導入は前記したポリＳｉ ゲートＭＯ８ＦＥＴプ
ロセスの際のソース書ドレインｐ型拡散工程を共用する
とよい。
（３）次いで第４図に示すようにアニール（又は引伸し
拡散）を行なうことによりＢをｎ型Ｓｉ中に拡散させて
抵抗となるｐ型拡散層１０を例えば表面より１μｍの深
さに形成する。
拡散）を行なうことによりＢをｎ型Ｓｉ中に拡散させて
抵抗となるｐ型拡散層１０を例えば表面より１μｍの深
さに形成する。
（４） このあと表面に第５図に示すようにＣＶＤ（
気相化学反応析出法）による５ｉｎ２膜又はＰＳＧ（Ｉ
Ｊン・シリケート・グラス）膜１１を形成し、拡散層表
面の両端部を′−Ｔンタクトホトエソチ後、Ａｎ（アル
ミニウム）を蒸着、パターニングエッチしてＡ−ｇ電極
１２を形成する。第６図は第５図に対応する平面図であ
る。同図において破線で示すパターン１０は拡散抵抗、
１３はコンタクト部である。
気相化学反応析出法）による５ｉｎ２膜又はＰＳＧ（Ｉ
Ｊン・シリケート・グラス）膜１１を形成し、拡散層表
面の両端部を′−Ｔンタクトホトエソチ後、Ａｎ（アル
ミニウム）を蒸着、パターニングエッチしてＡ−ｇ電極
１２を形成する。第６図は第５図に対応する平面図であ
る。同図において破線で示すパターン１０は拡散抵抗、
１３はコンタクト部である。
第７図は本発明をＢｉ−Ｃ（バイポーラ・相補型）ＭＯ
８ＩＣの一部に抵抗素子を形成した場合の実施例（模型
図）の断面形状を示すものである。
８ＩＣの一部に抵抗素子を形成した場合の実施例（模型
図）の断面形状を示すものである。
同図において、１４はｐ−型Ｓｔ基体、１５はｎ＋型埋
込層、１６は基体上にエピタキシャル成長させたｎ型り
ｔ層である。このｎ型りｔ層１６はアイソレーションＰ
型層１７によっていくつかの島領域に分離され、このう
ち領域Ｉにはバイポーラｎｐｎ ）ランジスタ、領域Ｈ
には０ＭＯ８ＦＥＴ（一部をｐ型ウェル１８としてここ
にｎチャネルＭＯ８ＦＥＴ、他部にｐチャネルＭＯ８Ｆ
ＥＴ）、領域■には抵抗素子を形成しである。
込層、１６は基体上にエピタキシャル成長させたｎ型り
ｔ層である。このｎ型りｔ層１６はアイソレーションＰ
型層１７によっていくつかの島領域に分離され、このう
ち領域Ｉにはバイポーラｎｐｎ ）ランジスタ、領域Ｈ
には０ＭＯ８ＦＥＴ（一部をｐ型ウェル１８としてここ
にｎチャネルＭＯ８ＦＥＴ、他部にｐチャネルＭＯ８Ｆ
ＥＴ）、領域■には抵抗素子を形成しである。
上記抵抗素子は第２図〜第５図に示す抵抗素子と同じｐ
型拡散層１０を有する構造であって第２図の工程で示し
た拡散マスクとするＳｔＯ，−ポリＳｉ層７仁ｉｃＭＯ
８ＦＥＴのポリＳｔゲート１９を形成する工程と共用さ
せる。第３図、第４図の工程で示１７たｐ型拡散層１０
はｐチャネルＭＯ８ＦＥＴのｐ型ソース・ドレイン（２
０）拡散工程を共用させるか、又はバイポーラｎｐｎ）
ランジスタのベース（２１） ｐ型拡散工程を共用させ
ることができる。さらに第５図で示したＰＳＧ膜１．１
形成、コンタクトホトエッチ及びＡ、８電極１２形成工
程はバイポーラｎｐｎ）ランジスタ、ＣＭＯＳトランジ
スタの絶縁膜、コンタクトホト“エッチ及びＡ／ＩＩ電
極形成のための各工程を共用させることができる。
型拡散層１０を有する構造であって第２図の工程で示し
た拡散マスクとするＳｔＯ，−ポリＳｉ層７仁ｉｃＭＯ
８ＦＥＴのポリＳｔゲート１９を形成する工程と共用さ
せる。第３図、第４図の工程で示１７たｐ型拡散層１０
はｐチャネルＭＯ８ＦＥＴのｐ型ソース・ドレイン（２
０）拡散工程を共用させるか、又はバイポーラｎｐｎ）
ランジスタのベース（２１） ｐ型拡散工程を共用させ
ることができる。さらに第５図で示したＰＳＧ膜１．１
形成、コンタクトホトエッチ及びＡ、８電極１２形成工
程はバイポーラｎｐｎ）ランジスタ、ＣＭＯＳトランジ
スタの絶縁膜、コンタクトホト“エッチ及びＡ／ＩＩ電
極形成のための各工程を共用させることができる。
以上、実施例で述べた本発明によればポリＳｉ層をマス
クとして拡散抵抗をつくるために、下記の効果が得られ
る。すなわち、従来の酸化膜マスクを用いた場合の酸化
膜サイドエツチングによるばらつきが大きい（１μｍ程
度）のに対し、ポリＳｉ層をマスクとする場合、マスク
形成時のサイドエツチングが少なく、したがってそのば
らつきは、はるかに小さい（０，１μｍ程度）。このた
め寸法精度の極めてよい拡散抵抗が得られ、したがって
拡抗そのものの精度が向上する。特に第６図を参照し抵
抗の幅Ｗが小さい場合にマスク寸法のばらつきを小さく
する効果は太きい。
クとして拡散抵抗をつくるために、下記の効果が得られ
る。すなわち、従来の酸化膜マスクを用いた場合の酸化
膜サイドエツチングによるばらつきが大きい（１μｍ程
度）のに対し、ポリＳｉ層をマスクとする場合、マスク
形成時のサイドエツチングが少なく、したがってそのば
らつきは、はるかに小さい（０，１μｍ程度）。このた
め寸法精度の極めてよい拡散抵抗が得られ、したがって
拡抗そのものの精度が向上する。特に第６図を参照し抵
抗の幅Ｗが小さい場合にマスク寸法のばらつきを小さく
する効果は太きい。
本発明をＣＭＯ８ＩＣのプロセスに適用する場合、ポリ
Ｓｉゲート形成工程をそのまま共用させることで工程を
新だに付加する必要がなく、製造コストは変ることがな
い。
Ｓｉゲート形成工程をそのまま共用させることで工程を
新だに付加する必要がなく、製造コストは変ることがな
い。
本発明は前記実施例に限定されず、これ以外に種々の変
形例をもちうる。
形例をもちうる。
例えばマスクに用いたポリＳｉ層はｐ型拡散等による低
抵抗化をして配線の一部として使用してもよい。拡散抵
抗はｎチャネルＭＯ３ＦＥＴのｎ型ソースやドレイン（
２２）拡散やバイポーラトランジスタのエミッタ拡散の
ためのＰ（リン）拡散を利用することができる。
抵抗化をして配線の一部として使用してもよい。拡散抵
抗はｎチャネルＭＯ３ＦＥＴのｎ型ソースやドレイン（
２２）拡散やバイポーラトランジスタのエミッタ拡散の
ためのＰ（リン）拡散を利用することができる。
本発明はバイポーラＣＭＯＳ Ｉ Ｃや、高精度抵抗の
ＩＣ化例えばＡ／Ｄ変換回路等に適用１７て有効である
。
ＩＣ化例えばＡ／Ｄ変換回路等に適用１７て有効である
。
第１図は在来の拡散抵抗形成時の一形態を示す断面図で
ある。 第２図から第５図までは本発明による拡散抵抗プロセス
の工程断面図である。 第６図は第５図に対応する平面図である。 第７図は本発明をバイポーラＣＭＯＳ Ｉ Ｃに適用し
た場合の一例を示す完成時の断面図である。 １− ｎ型Ｓｉ層、２・・・酸化膜（Ｓｉｎｔ膜）、３
・・・ｐ型拡散抵抗、４・・・ホトレジストマスク、５
・酸化膜側面部、６・・・うすい酸化膜（ゲート絶縁膜
）、７・・ポリＳｔ層、８・・・ホトレジストマスク、
９・・・窓開部、１０・・・ｐ型拡散抵抗、１１・・・
ＰＳＧ（絶縁膜）、１２・・・１１３電極、１３・・・
コンタクト部、１４ ・ｐ−型Ｓｔ基体、１５− ｎ＋
型埋込層、１６・・°エピタキシャルｎ型Ｓｉ層、１７
・・・アイソレーションｐ型層、１８・・・ｐ型ウェル
、１９・・・ポリＳｔゲート、２０・・・ｐ型ソース会
ドレイン、２１・・・ｐ型ベース、２２・・・ｎ型ソー
ス・トレイン。 第 １ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図
ある。 第２図から第５図までは本発明による拡散抵抗プロセス
の工程断面図である。 第６図は第５図に対応する平面図である。 第７図は本発明をバイポーラＣＭＯＳ Ｉ Ｃに適用し
た場合の一例を示す完成時の断面図である。 １− ｎ型Ｓｉ層、２・・・酸化膜（Ｓｉｎｔ膜）、３
・・・ｐ型拡散抵抗、４・・・ホトレジストマスク、５
・酸化膜側面部、６・・・うすい酸化膜（ゲート絶縁膜
）、７・・ポリＳｔ層、８・・・ホトレジストマスク、
９・・・窓開部、１０・・・ｐ型拡散抵抗、１１・・・
ＰＳＧ（絶縁膜）、１２・・・１１３電極、１３・・・
コンタクト部、１４ ・ｐ−型Ｓｔ基体、１５− ｎ＋
型埋込層、１６・・°エピタキシャルｎ型Ｓｉ層、１７
・・・アイソレーションｐ型層、１８・・・ｐ型ウェル
、１９・・・ポリＳｔゲート、２０・・・ｐ型ソース会
ドレイン、２１・・・ｐ型ベース、２２・・・ｎ型ソー
ス・トレイン。 第 １ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基体の表面に基体と異なる導１■５型の半導
体層による半導体抵抗素子を形成するにあたって、半導
体基（４’表面上に形成した多結晶半導体層のマスクを
用いて不純物を拡散することを特徴とする半導体抵抗素
子の製造法。 ２、上記半導体はシリコンである特許請求の範囲第１項
に記載の半導体抵抗素子の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156661A JPS5947756A (ja) | 1982-09-10 | 1982-09-10 | 半導体抵抗素子の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156661A JPS5947756A (ja) | 1982-09-10 | 1982-09-10 | 半導体抵抗素子の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5947756A true JPS5947756A (ja) | 1984-03-17 |
Family
ID=15632531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57156661A Pending JPS5947756A (ja) | 1982-09-10 | 1982-09-10 | 半導体抵抗素子の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5947756A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63301545A (ja) * | 1987-05-30 | 1988-12-08 | Ricoh Co Ltd | 半導体集積回路装置の製造方法 |
-
1982
- 1982-09-10 JP JP57156661A patent/JPS5947756A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63301545A (ja) * | 1987-05-30 | 1988-12-08 | Ricoh Co Ltd | 半導体集積回路装置の製造方法 |
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