JPH04307966A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04307966A JPH04307966A JP3072856A JP7285691A JPH04307966A JP H04307966 A JPH04307966 A JP H04307966A JP 3072856 A JP3072856 A JP 3072856A JP 7285691 A JP7285691 A JP 7285691A JP H04307966 A JPH04307966 A JP H04307966A
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- 238000004519 manufacturing process Methods 0.000 title claims description 17
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- 239000002184 metal Substances 0.000 claims abstract description 17
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract 2
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は高密度・高精度の半導体
装置の製造方法に関する。
装置の製造方法に関する。
【０００２】
【従来の技術】近年、デバイスの高速化のために、デバ
イスの電極部にポリシリコンがよく用いられている。図
１１は、ポリシリコン電極をもったポリシリコン抵抗の
断面構造図の一例である。まず、Ｓｉ基板１上にＳｉＯ
２膜２を約６００ｎｍ形成し、その後Ｓｉ３Ｎ４膜３を
約７５ｎｍ形成する。次に、ポリシリコン膜４を約３０
０ｎｍ形成し、例えばレジストをマスクにしてポリシリ
コン膜４をドライエッチングしてポリシリコン膜パター
ン４を形成する。次に、ポリシリコン膜パターン４に、
例えばＡＳ＋を６０ｋｅｖで１Ｅ１６ｃｍー２注入した
後、ポリシリコン膜パターン４を含むＳｉ３Ｎ４膜３上
に絶縁膜としてＣＶＤＳｉＯ２膜５を約３００ｎｍ堆積
する。次に、ＣＶＤＳｉＯ２膜５を例えばレジストをマ
スクにしてドライエッチングして、ポリシリコン膜パタ
ーン４の上面にコンタクト窓１７を形成する。最後に、
例えばバリアメタル６としてＴｉＮ／Ｔｉを約１００ｎ
ｍ／５ｎｍ形成し、Ａｌ膜７をスパッタ蒸着で約８００
ｎｍ形成した後、例えばレジストをマスクにしてバリア
メタル６およびＡｌ膜７をドライエッチングして所望の
Ａｌ膜パターン７を形成し、ポリシリコン膜４とＡｌ膜
７とを電気的に接続してこの半導体装置は完成する。
イスの電極部にポリシリコンがよく用いられている。図
１１は、ポリシリコン電極をもったポリシリコン抵抗の
断面構造図の一例である。まず、Ｓｉ基板１上にＳｉＯ
２膜２を約６００ｎｍ形成し、その後Ｓｉ３Ｎ４膜３を
約７５ｎｍ形成する。次に、ポリシリコン膜４を約３０
０ｎｍ形成し、例えばレジストをマスクにしてポリシリ
コン膜４をドライエッチングしてポリシリコン膜パター
ン４を形成する。次に、ポリシリコン膜パターン４に、
例えばＡＳ＋を６０ｋｅｖで１Ｅ１６ｃｍー２注入した
後、ポリシリコン膜パターン４を含むＳｉ３Ｎ４膜３上
に絶縁膜としてＣＶＤＳｉＯ２膜５を約３００ｎｍ堆積
する。次に、ＣＶＤＳｉＯ２膜５を例えばレジストをマ
スクにしてドライエッチングして、ポリシリコン膜パタ
ーン４の上面にコンタクト窓１７を形成する。最後に、
例えばバリアメタル６としてＴｉＮ／Ｔｉを約１００ｎ
ｍ／５ｎｍ形成し、Ａｌ膜７をスパッタ蒸着で約８００
ｎｍ形成した後、例えばレジストをマスクにしてバリア
メタル６およびＡｌ膜７をドライエッチングして所望の
Ａｌ膜パターン７を形成し、ポリシリコン膜４とＡｌ膜
７とを電気的に接続してこの半導体装置は完成する。
【０００３】
【発明が解決しようとする課題】しかしながらこのよう
な従来の半導体装置の製造方法では、ポリシリコン膜パ
ターンの上面にコンタクト窓を形成しているために、デ
バイスの微細化が進みポリシリコン膜パターンが微細に
なるにつれて、ポリシリコン膜パターン上に形成される
コンタクト面積も小さくなり、コンタクト抵抗値が増大
するという問題を有していた。
な従来の半導体装置の製造方法では、ポリシリコン膜パ
ターンの上面にコンタクト窓を形成しているために、デ
バイスの微細化が進みポリシリコン膜パターンが微細に
なるにつれて、ポリシリコン膜パターン上に形成される
コンタクト面積も小さくなり、コンタクト抵抗値が増大
するという問題を有していた。
【０００４】本発明は上記問題点に鑑み、デバイスが微
細化しても高密度・高精度の半導体装置を提供すること
を目的とする。
細化しても高密度・高精度の半導体装置を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】本発明は上記問題点を解
決するために半導体基板の一主表面上に半導体膜パター
ンを形成する工程と、前記半導体膜パターンを含む前記
半導体基板表面に絶縁膜を形成する工程と、前記絶縁膜
を選択的に除去し、前記半導体膜パターンの上面および
それに隣接する側面を露出する工程と、金属膜を形成し
、前記半導体膜パターンと前記金属膜とを電気的に接続
する工程とを少なくとも備えたものである。
決するために半導体基板の一主表面上に半導体膜パター
ンを形成する工程と、前記半導体膜パターンを含む前記
半導体基板表面に絶縁膜を形成する工程と、前記絶縁膜
を選択的に除去し、前記半導体膜パターンの上面および
それに隣接する側面を露出する工程と、金属膜を形成し
、前記半導体膜パターンと前記金属膜とを電気的に接続
する工程とを少なくとも備えたものである。
【０００６】
【作用】本発明は上記の構成により、ポリシリコン膜パ
ターンの上面に加えて、それに隣接する側面が、金属膜
と電気的に接続されるために、デバイスが微細化された
場合でもコンタクト面積を大きくすることができ、コン
タクト抵抗の増大を抑えることができる。
ターンの上面に加えて、それに隣接する側面が、金属膜
と電気的に接続されるために、デバイスが微細化された
場合でもコンタクト面積を大きくすることができ、コン
タクト抵抗の増大を抑えることができる。
【０００７】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【０００８】図１〜図３は、本発明の第１の実施例を示
すポリシリコン抵抗の製造工程断面図である。まずＳｉ
基板１上にＳｉＯ２膜２を約６００ｎｍ形成し、その後
Ｓｉ３Ｎ４膜３を約７５ｎｍ形成する。次に、ポリシリ
コン膜４を約３００ｎｍ形成した後、例えばレジストを
マスクにしてポリシリコン膜４をドライエッチングして
ポリシリコン膜パターン４を形成する（図１）。次に、
ポリシリコン膜パターン４に、例えばＡＳ＋を６０ｋｅ
ｖで１Ｅ１６ｃｍー２注入した後、ポリシリコン膜パタ
ーン４を含むＳｉ３Ｎ４膜３上にＣＶＤＳｉＯ２膜５を
約３００ｎｍ堆積する。次に、ＣＶＤＳｉＯ２膜５を例
えばレジストをマスクにしてドライエッチングし、ポリ
シリコン膜パターン４の上面およびそれに隣接する側面
を露出してコンタクト窓１７を形成する（図２）。次に
、例えば厚さが約１００ｎｍ／５ｎｍのＴｉＮ／Ｔｉか
らなるバリアメタル６を形成した後、厚さが約８００ｎ
ｍのＡｌ膜７を形成する。その後バリアメタル６及びＡ
ｌ膜７を例えばレジストをマスクにしてドライエッチン
グし、電極配線を形成し、この半導体装置は完成する（
図３）。
すポリシリコン抵抗の製造工程断面図である。まずＳｉ
基板１上にＳｉＯ２膜２を約６００ｎｍ形成し、その後
Ｓｉ３Ｎ４膜３を約７５ｎｍ形成する。次に、ポリシリ
コン膜４を約３００ｎｍ形成した後、例えばレジストを
マスクにしてポリシリコン膜４をドライエッチングして
ポリシリコン膜パターン４を形成する（図１）。次に、
ポリシリコン膜パターン４に、例えばＡＳ＋を６０ｋｅ
ｖで１Ｅ１６ｃｍー２注入した後、ポリシリコン膜パタ
ーン４を含むＳｉ３Ｎ４膜３上にＣＶＤＳｉＯ２膜５を
約３００ｎｍ堆積する。次に、ＣＶＤＳｉＯ２膜５を例
えばレジストをマスクにしてドライエッチングし、ポリ
シリコン膜パターン４の上面およびそれに隣接する側面
を露出してコンタクト窓１７を形成する（図２）。次に
、例えば厚さが約１００ｎｍ／５ｎｍのＴｉＮ／Ｔｉか
らなるバリアメタル６を形成した後、厚さが約８００ｎ
ｍのＡｌ膜７を形成する。その後バリアメタル６及びＡ
ｌ膜７を例えばレジストをマスクにしてドライエッチン
グし、電極配線を形成し、この半導体装置は完成する（
図３）。
【０００９】以上のように、本実施例はポリシリコン抵
抗の電極部を形成する場合の一例であり、ポリシリコン
膜４の上面のみがＡｌ膜７と接触している従来例と比べ
て、Ａｌ膜７とポリシリコン膜４との接触部がポリシリ
コン膜４の上面だけでなくそれに隣接する側面にも及ん
でいるため、コンタクト面積を大きくでき、コンタクト
抵抗値を低減することができる。また、隣り合うポリシ
リコン抵抗におけるコンタクト抵抗値のバラツキを低減
することができる。たとえば、抵抗幅が４μｍで、コン
タクト面積が従来では３μｍ２（＝１．５μｍ×２μｍ
）であったものが、本発明では約４．５μｍ２（＝１．
５μｍ×２μｍ＋側面積（０．３μｍ×１．５μｍ×２
＋０．３μｍ×２μｍ））となり、図４からわかるよう
にコンタクト抵抗が、従来と比べて約６５％に低減でき
る。ここで、０．３μｍはポリシリコン膜の厚さで、１
．５μｍ及び２μｍはコンタクト部の２辺の長さである
。
抗の電極部を形成する場合の一例であり、ポリシリコン
膜４の上面のみがＡｌ膜７と接触している従来例と比べ
て、Ａｌ膜７とポリシリコン膜４との接触部がポリシリ
コン膜４の上面だけでなくそれに隣接する側面にも及ん
でいるため、コンタクト面積を大きくでき、コンタクト
抵抗値を低減することができる。また、隣り合うポリシ
リコン抵抗におけるコンタクト抵抗値のバラツキを低減
することができる。たとえば、抵抗幅が４μｍで、コン
タクト面積が従来では３μｍ２（＝１．５μｍ×２μｍ
）であったものが、本発明では約４．５μｍ２（＝１．
５μｍ×２μｍ＋側面積（０．３μｍ×１．５μｍ×２
＋０．３μｍ×２μｍ））となり、図４からわかるよう
にコンタクト抵抗が、従来と比べて約６５％に低減でき
る。ここで、０．３μｍはポリシリコン膜の厚さで、１
．５μｍ及び２μｍはコンタクト部の２辺の長さである
。
【００１０】以下、本発明の第２の実施例について、図
面を参照しながら説明する。図５〜図７は、本発明の第
２の実施例を示す拡散抵抗の製造工程断面図である。ｐ
型Ｓｉ基板８に周知の技術を用いて、ｎ＋埋め込み層９
、エピ層１０、拡散抵抗となるｐ型拡散層１１、電極と
なるポリシリコン膜４、コンタクト拡散領域となるｐ＋
型拡散層１２を形成する（図５）。次に、ポリシリコン
膜パターン４を含むＳｉ３Ｎ４膜３上にＣＶＤＳｉＯ２
膜５を約３００ｎｍ堆積し、ＣＶＤＳｉＯ２膜５を例え
ばレジストをマスクにしてドライエッチングし、ポリシ
リコン膜パターン４の上面およびそれに隣接する側面を
露出して、コンタクト窓１７を形成する（図６）。次に
、例えば厚さが約１００ｎｍ／５ｎｍのＴｉＮ／Ｔｉか
らなるバリアメタル６を形成した後、厚さが約８００ｎ
ｍのＡｌ膜７を形成する。その後バリアメタル６及びＡ
ｌ膜７を例えばレジストをマスクにしてドライエッチン
グし、電極配線を形成し、この半導体装置は完成する（
図７）。
面を参照しながら説明する。図５〜図７は、本発明の第
２の実施例を示す拡散抵抗の製造工程断面図である。ｐ
型Ｓｉ基板８に周知の技術を用いて、ｎ＋埋め込み層９
、エピ層１０、拡散抵抗となるｐ型拡散層１１、電極と
なるポリシリコン膜４、コンタクト拡散領域となるｐ＋
型拡散層１２を形成する（図５）。次に、ポリシリコン
膜パターン４を含むＳｉ３Ｎ４膜３上にＣＶＤＳｉＯ２
膜５を約３００ｎｍ堆積し、ＣＶＤＳｉＯ２膜５を例え
ばレジストをマスクにしてドライエッチングし、ポリシ
リコン膜パターン４の上面およびそれに隣接する側面を
露出して、コンタクト窓１７を形成する（図６）。次に
、例えば厚さが約１００ｎｍ／５ｎｍのＴｉＮ／Ｔｉか
らなるバリアメタル６を形成した後、厚さが約８００ｎ
ｍのＡｌ膜７を形成する。その後バリアメタル６及びＡ
ｌ膜７を例えばレジストをマスクにしてドライエッチン
グし、電極配線を形成し、この半導体装置は完成する（
図７）。
【００１１】以上のように、本実施例はポリシリコン電
極を有する拡散抵抗の一例であり、ポリシリコン膜４の
上面のみがＡｌ膜７と接触している従来例と比べて、Ａ
ｌ膜７とポリシリコン膜４との接触部がポリシリコン膜
４の上面だけでなくそれに隣接する側面にも及んでいる
ため、コンタクト面積を大きくでき、コンタクト抵抗値
を低減することができる。また、隣り合う拡散抵抗にお
けるコンタクト抵抗値のバラツキも低減することができ
る。
極を有する拡散抵抗の一例であり、ポリシリコン膜４の
上面のみがＡｌ膜７と接触している従来例と比べて、Ａ
ｌ膜７とポリシリコン膜４との接触部がポリシリコン膜
４の上面だけでなくそれに隣接する側面にも及んでいる
ため、コンタクト面積を大きくでき、コンタクト抵抗値
を低減することができる。また、隣り合う拡散抵抗にお
けるコンタクト抵抗値のバラツキも低減することができ
る。
【００１２】以下、本発明の第３の実施例について、図
面を参照しながら説明する。図８〜図１０は、本発明の
第３の実施例を示すバイポーラトランジスタの製造工程
断面図である。ｐ型Ｓｉ基板８に周知の技術を用いて、
ｎ＋埋め込み層９、エピ層１０、コレクタウオール層１
４、活性ベースとなるｐ型拡散層１１、ベースコンタク
ト拡散層となるｐ＋型拡散層１２、コレクタコンタクト
拡散層となるｎ＋型拡散層１６、エミッタとなるｎ＋型
拡散層１３、ｐ型分離拡散層１５を形成する（図８）。 次に、ポリシリコン膜パターン４を含むＳｉ３Ｎ４膜３
上にＣＶＤＳｉＯ２膜５を約３００ｎｍ堆積し、ＣＶＤ
ＳｉＯ２膜５を例えばレジストをマスクにしてドライエ
ッチングし、ポリシリコン膜パターン４の上面およびそ
れに隣接する側面を露出して、コンタクト窓１７を形成
する（図９）。次に、例えば厚さが約１００ｎｍ／５ｎ
ｍのＴｉＮ／Ｔｉからなるバリアメタル６を形成した後
、厚さが約８００ｎｍのＡｌ膜７を形成する。その後バ
リアメタル６及びＡｌ膜７を例えばレジストをマスクに
してドライエッチングし、電極配線を形成し、この半導
体装置は完成する（図１０）。
面を参照しながら説明する。図８〜図１０は、本発明の
第３の実施例を示すバイポーラトランジスタの製造工程
断面図である。ｐ型Ｓｉ基板８に周知の技術を用いて、
ｎ＋埋め込み層９、エピ層１０、コレクタウオール層１
４、活性ベースとなるｐ型拡散層１１、ベースコンタク
ト拡散層となるｐ＋型拡散層１２、コレクタコンタクト
拡散層となるｎ＋型拡散層１６、エミッタとなるｎ＋型
拡散層１３、ｐ型分離拡散層１５を形成する（図８）。 次に、ポリシリコン膜パターン４を含むＳｉ３Ｎ４膜３
上にＣＶＤＳｉＯ２膜５を約３００ｎｍ堆積し、ＣＶＤ
ＳｉＯ２膜５を例えばレジストをマスクにしてドライエ
ッチングし、ポリシリコン膜パターン４の上面およびそ
れに隣接する側面を露出して、コンタクト窓１７を形成
する（図９）。次に、例えば厚さが約１００ｎｍ／５ｎ
ｍのＴｉＮ／Ｔｉからなるバリアメタル６を形成した後
、厚さが約８００ｎｍのＡｌ膜７を形成する。その後バ
リアメタル６及びＡｌ膜７を例えばレジストをマスクに
してドライエッチングし、電極配線を形成し、この半導
体装置は完成する（図１０）。
【００１３】以上のように、本実施例はバイポーラトラ
ンジスタの電極部を形成する場合の一例であり、ポリシ
リコン膜４の上面のみがＡｌ膜７と接触している場合と
比べて、Ａｌ膜７とポリシリコン膜４との接触部がポリ
シリコン膜４の上面だけでなくそれに隣接する側面にも
及んでいるため、コンタクト面積を大きくでき、コンタ
クト抵抗値を低減することができる。また、コンタクト
抵抗値のバラツキも低減できるため、隣り合うｎｐｎバ
イポーラトランジスタのエミッタ・ベース間電圧Ｖｂｅ
の差である△Ｖｂｅのバラツキを低減でき、デバイスの
高精度化をはかることができる。
ンジスタの電極部を形成する場合の一例であり、ポリシ
リコン膜４の上面のみがＡｌ膜７と接触している場合と
比べて、Ａｌ膜７とポリシリコン膜４との接触部がポリ
シリコン膜４の上面だけでなくそれに隣接する側面にも
及んでいるため、コンタクト面積を大きくでき、コンタ
クト抵抗値を低減することができる。また、コンタクト
抵抗値のバラツキも低減できるため、隣り合うｎｐｎバ
イポーラトランジスタのエミッタ・ベース間電圧Ｖｂｅ
の差である△Ｖｂｅのバラツキを低減でき、デバイスの
高精度化をはかることができる。
【００１４】
【発明の効果】以上の実施例から明らかなように、本発
明によれば、ポリシリコン膜パターンの上面に加えて、
それに隣接する側面がＡｌ膜と電気的に接続することに
より、ポリシリコン膜とＡｌ膜とのコンタクト面積を大
きくすることができ、デバイスを微細化してもコンタク
ト抵抗値が低減でき、高密度、高精度の半導体装置を提
供できる。
明によれば、ポリシリコン膜パターンの上面に加えて、
それに隣接する側面がＡｌ膜と電気的に接続することに
より、ポリシリコン膜とＡｌ膜とのコンタクト面積を大
きくすることができ、デバイスを微細化してもコンタク
ト抵抗値が低減でき、高密度、高精度の半導体装置を提
供できる。
【図１】本発明の第１の実施例におけるポリシリコン抵
抗の第１の製造工程断面図である。
抗の第１の製造工程断面図である。
【図２】本発明の第１の実施例におけるポリシリコン抵
抗の第２の製造工程断面図である。
抗の第２の製造工程断面図である。
【図３】本発明の第１の実施例におけるポリシリコン抵
抗の第３の製造工程断面図である。
抗の第３の製造工程断面図である。
【図４】コンタクト面積とコンタクト抵抗の関係を表わ
す特性図である。
す特性図である。
【図５】本発明の第２の実施例における拡散抵抗の第１
の製造工程断面図である。
の製造工程断面図である。
【図６】本発明の第２の実施例における拡散抵抗の第２
の製造工程断面図である。
の製造工程断面図である。
【図７】本発明の第２の実施例における拡散抵抗の第３
の製造工程断面図である。
の製造工程断面図である。
【図８】本発明の第３の実施例におけるバイポーラトラ
ンジスタの第１の製造工程断面図である。
ンジスタの第１の製造工程断面図である。
【図９】本発明の第３の実施例におけるバイポーラトラ
ンジスタの第２の製造工程断面図である。
ンジスタの第２の製造工程断面図である。
【図１０】本発明の第３の実施例におけるバイポーラト
ランジスタの第３の製造工程断面図である。
ランジスタの第３の製造工程断面図である。
【図１１】従来の実施例を説明するための構造断面図で
ある。
ある。
１ Ｓｉ基板
２ ＳｉＯ２膜
３ Ｓｉ３Ｎ４膜
４ ポリシリコン膜
５ ＣＶＤＳｉＯ２膜
６ バリアメタル
７ Ａｌ膜
８ ｐ型Ｓｉ基板
９ ｎ＋埋め込み層
１０ エピ層
１１ ｐ型拡散層
１２ ｐ＋型拡散層
１３ エミッタｎ＋型拡散層
１４ コレクタウオール層
１５ ｐ型分離拡散層
１６ コレクタコンタクトｎ＋型拡散層１７ コン
タクト窓
タクト窓
Claims (2)
- 【請求項１】 半導体基板の一主表面上に半導体膜パ
ターンを形成する工程と、前記半導体膜パターンを含む
前記半導体基板表面に絶縁膜を形成する工程と、前記絶
縁膜を選択的に除去し、前記半導体膜パターンの上面お
よびそれに隣接する側面を露出する工程と、金属膜を形
成し、前記半導体膜パターンと前記金属膜とを電気的に
接続する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項２】 半導体膜がポリシリコン膜であること
を特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072856A JPH04307966A (ja) | 1991-04-05 | 1991-04-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072856A JPH04307966A (ja) | 1991-04-05 | 1991-04-05 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04307966A true JPH04307966A (ja) | 1992-10-30 |
Family
ID=13501420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3072856A Pending JPH04307966A (ja) | 1991-04-05 | 1991-04-05 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04307966A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146159A (ja) * | 1985-12-20 | 1987-06-30 | 岩崎工業株式会社 | フイルム製収納袋等のシ−ル |
| JPS62260677A (ja) * | 1986-04-30 | 1987-11-12 | 旭化成ポリフレツクス株式会社 | 易シ−ル判別包装材 |
-
1991
- 1991-04-05 JP JP3072856A patent/JPH04307966A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146159A (ja) * | 1985-12-20 | 1987-06-30 | 岩崎工業株式会社 | フイルム製収納袋等のシ−ル |
| JPS62260677A (ja) * | 1986-04-30 | 1987-11-12 | 旭化成ポリフレツクス株式会社 | 易シ−ル判別包装材 |
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