JPS6034063A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6034063A JPS6034063A JP14336783A JP14336783A JPS6034063A JP S6034063 A JPS6034063 A JP S6034063A JP 14336783 A JP14336783 A JP 14336783A JP 14336783 A JP14336783 A JP 14336783A JP S6034063 A JPS6034063 A JP S6034063A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体装置の製造方法に関し、特にエミッタ拡
散領域、エミッタコンタクト及び補償ベース領域が自己
整合的に設けられる高速バイポーラ型の半導体装置の製
造方法に関する。
散領域、エミッタコンタクト及び補償ベース領域が自己
整合的に設けられる高速バイポーラ型の半導体装置の製
造方法に関する。
従来、バイポーラ型中導体装置の高速化に対して種々の
自己整合法が検討されているが、これは各寄生容量の低
減と共にベース抵抗の低減を計る為のものである。従来
のエミッタ領域と補償ぺ−ス領域を自己整合的に形成す
る方法においては前記２つの領域が直接ぶつかり合う事
になり、この為エミッターベース間の耐圧が著るしく低
下し正常な素子特性が得られなかった。この為、従来は
補償ベース領域の深さ及び濃度を抑えて正常なエミッタ
ーベース間の耐圧が得られる様にコントロールしていた
。この事から従来は補償ベース領域の層抵抗を充分に低
くする事が出来ず、現実的には３５０Ω／口程度が下限
となり従ってベース抵抗は充分に低い値を得る事は困難
であり、高速化の為の重大な障害になっていた。またさ
らに、従来の方法は製造の再現性があまり良くなく歩留
まりが安定せず、得られた素子の高周波特性もばらつき
の大いものであった。
自己整合法が検討されているが、これは各寄生容量の低
減と共にベース抵抗の低減を計る為のものである。従来
のエミッタ領域と補償ぺ−ス領域を自己整合的に形成す
る方法においては前記２つの領域が直接ぶつかり合う事
になり、この為エミッターベース間の耐圧が著るしく低
下し正常な素子特性が得られなかった。この為、従来は
補償ベース領域の深さ及び濃度を抑えて正常なエミッタ
ーベース間の耐圧が得られる様にコントロールしていた
。この事から従来は補償ベース領域の層抵抗を充分に低
くする事が出来ず、現実的には３５０Ω／口程度が下限
となり従ってベース抵抗は充分に低い値を得る事は困難
であり、高速化の為の重大な障害になっていた。またさ
らに、従来の方法は製造の再現性があまり良くなく歩留
まりが安定せず、得られた素子の高周波特性もばらつき
の大いものであった。
以下図面を用いて従来の方法を説明する。
第１図（ａｌ〜（Ｃ１は従来の方法を説明するための工
程順に示した断面図である。
程順に示した断面図である。
第１図（８１に示すように、０．５０−ｃｍ程度の比抵
抗を有するｎ型エピタキシャル層１００表面に約４０Ｏ
Ａのパッド酸化膜１１を形成し、その上に約ｔｏ００Ａ
の窒化シリコン膜１２を設ける。次に写真蝕刻工程を経
て形成されたホトレジスト膜１３を用いて前記窒化シリ
コン膜を選択的に除去する。続いてホウ素をイオン注入
しｐ＋＋補償ペース領域１４を形成する。
抗を有するｎ型エピタキシャル層１００表面に約４０Ｏ
Ａのパッド酸化膜１１を形成し、その上に約ｔｏ００Ａ
の窒化シリコン膜１２を設ける。次に写真蝕刻工程を経
て形成されたホトレジスト膜１３を用いて前記窒化シリ
コン膜を選択的に除去する。続いてホウ素をイオン注入
しｐ＋＋補償ペース領域１４を形成する。
次に第１図（ｂＪに示すように、ホトレジスト膜を除去
後、窒素雰囲気で熱処理を行い続い−ａ峻化処理を施し
、酸化膜１５を約３０００．Ａ の厚さで形成する。次
にホウ素を前記窒化シリコン膜１２とパッド酸化膜１１
を貫ぬいてイオン注入した後窒素雰囲気中で熱処理を行
ってｐ型ベース領域１６を形成する。
後、窒素雰囲気で熱処理を行い続い−ａ峻化処理を施し
、酸化膜１５を約３０００．Ａ の厚さで形成する。次
にホウ素を前記窒化シリコン膜１２とパッド酸化膜１１
を貫ぬいてイオン注入した後窒素雰囲気中で熱処理を行
ってｐ型ベース領域１６を形成する。
次に第１図（Ｃ）に示すように、前記窒化シリコン膜１
２を除去し、さらに前記パッド酸化膜１１を除去した後
ヒ素をイオン注入し、熱処理を行ってｎ＋型型心ミッタ
領域１７形成する。
２を除去し、さらに前記パッド酸化膜１１を除去した後
ヒ素をイオン注入し、熱処理を行ってｎ＋型型心ミッタ
領域１７形成する。
上述の様な従来の方法によると第１図（Ｃ）に示すよう
にｎ＋型型心ミッタ領域１７ｐ＋＋補償ベース領域１４
のバーズビーク側領域（図中の破線で示す部分）とがぶ
つかり合う為にエミッターベース間の耐圧が低下しやす
くなっていた。
にｎ＋型型心ミッタ領域１７ｐ＋＋補償ベース領域１４
のバーズビーク側領域（図中の破線で示す部分）とがぶ
つかり合う為にエミッターベース間の耐圧が低下しやす
くなっていた。
本発明の目的は、上述の様な従来の方法による欠点を除
去し１歩留まりが高く、安定した高速動作の得られるバ
イポーラ型の半導体装置の製造方法を提供することにあ
る。
去し１歩留まりが高く、安定した高速動作の得られるバ
イポーラ型の半導体装置の製造方法を提供することにあ
る。
本発明の半導体装置の製造方法は、ｎ＋＋エミッタ領域
、エミッタコンタクト及びｐ型ベース領域と、ｐ＋＋補
償ベース領域とが自己整合的に設けられる半導体装置に
おいて、ｎ型シリコンウェーハ表面にパッド酸化膜を形
成し１次に窒化シリコン膜を被着する工程と、選択的に
前記窒化シリコン膜を除去する工程と、該除去部分に自
己整合的にホウ素をイオン注入した後熱処理を施しｐ＋
＋補償ベース領域を形成する工程と、前記除去部分を酸
化する工程と、温式エツチングにより前記パッド酸化膜
部分にバーズビーク先端Ｊ：！１１０．２〜１．０μｍ
の範囲でサイドエッチ領域を形成する工程と、前記窒化
シリコン膜とパッド酸化膜を貫ぬいてホウ素をイオイ注
入した後熱処理を施してｐ型ベース領域を形成すると同
時に前記サイドエッチ領域直下に前記ｐ型ベース領域よ
！ｌは高濃度で。
、エミッタコンタクト及びｐ型ベース領域と、ｐ＋＋補
償ベース領域とが自己整合的に設けられる半導体装置に
おいて、ｎ型シリコンウェーハ表面にパッド酸化膜を形
成し１次に窒化シリコン膜を被着する工程と、選択的に
前記窒化シリコン膜を除去する工程と、該除去部分に自
己整合的にホウ素をイオン注入した後熱処理を施しｐ＋
＋補償ベース領域を形成する工程と、前記除去部分を酸
化する工程と、温式エツチングにより前記パッド酸化膜
部分にバーズビーク先端Ｊ：！１１０．２〜１．０μｍ
の範囲でサイドエッチ領域を形成する工程と、前記窒化
シリコン膜とパッド酸化膜を貫ぬいてホウ素をイオイ注
入した後熱処理を施してｐ型ベース領域を形成すると同
時に前記サイドエッチ領域直下に前記ｐ型ベース領域よ
！ｌは高濃度で。
かつ前記ｐ＋＋補償ベース領域よＶは低濃度のｐ＋＋第
２補償ベース領域を形成する工程と、酸化を施す工程と
、前記窒化シリコン膜を除去し、続いて前記パッド酸化
膜を除去する工程と、ヒ素のイオン注入によりｎ＋＋エ
ミッタ領域を形成する工程とを含んで構成される。
２補償ベース領域を形成する工程と、酸化を施す工程と
、前記窒化シリコン膜を除去し、続いて前記パッド酸化
膜を除去する工程と、ヒ素のイオン注入によりｎ＋＋エ
ミッタ領域を形成する工程とを含んで構成される。
次に１本発明の実施例について、図面を参照して新開す
る。
る。
第２図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に示した断面図である。
めの工程順に示した断面図である。
先ず第２図（ａ）に示すように、約０．５Ω−ｃｍの比
抵抗を有するｎ型エピタキシャル層２００表面に約４０
０人のパッド酸化膜２１を形成し、続いて窒化シリコン
膜２２を約１０００人の厚さで被着する。次に写真蝕刻
工程を経て形成されたホトレジスト膜２３を用いて窒化
シリコン膜２２を選択的に除去する。続いてホウ素をイ
オン注入しｐ＋型補償ベース領域２４を形成する。
抵抗を有するｎ型エピタキシャル層２００表面に約４０
０人のパッド酸化膜２１を形成し、続いて窒化シリコン
膜２２を約１０００人の厚さで被着する。次に写真蝕刻
工程を経て形成されたホトレジスト膜２３を用いて窒化
シリコン膜２２を選択的に除去する。続いてホウ素をイ
オン注入しｐ＋型補償ベース領域２４を形成する。
次に第２図（ｂ）に示すように、ホトレジスト膜２３を
除去後窒素雰囲気中で熱処理を行った後酸化処理を施し
酸化膜２５を約４０００人の厚さで形成する。
除去後窒素雰囲気中で熱処理を行った後酸化処理を施し
酸化膜２５を約４０００人の厚さで形成する。
次に第２図（Ｃ）に示すように、弗酸ｍ液中で酸化膜エ
ツチングを行いパッド酸化膜２１をバーズビーク先端よ
り約０．３μｍのサイドエッチ領域を形成する。この後
、ホウ素を窒化シリコン膜２２とパッド酸化膜２１を貫
ぬいてイオン注入を行った後窒素雰囲気中で熱処理を施
してｐ型ベース領域２６を形成するのと同時に第２のｐ
型補償ベース領域２６′を形成する。第２のｐ 補償
領域は酸化膜２１が前工程でサイドエッチされているｐ
型ベース領域２６ｊ５深く形成される。
ツチングを行いパッド酸化膜２１をバーズビーク先端よ
り約０．３μｍのサイドエッチ領域を形成する。この後
、ホウ素を窒化シリコン膜２２とパッド酸化膜２１を貫
ぬいてイオン注入を行った後窒素雰囲気中で熱処理を施
してｐ型ベース領域２６を形成するのと同時に第２のｐ
型補償ベース領域２６′を形成する。第２のｐ 補償
領域は酸化膜２１が前工程でサイドエッチされているｐ
型ベース領域２６ｊ５深く形成される。
次に第２図（ｄＪに示すように、酸化処理を施す事によ
りシリコン表面露出部に酸化膜を形成する。
りシリコン表面露出部に酸化膜を形成する。
次に第２図（ｅ）に示すように、窒化シリコン膜２２を
除去し、続いてパッド酸化膜２１を除去した後ヒ素をイ
オン注入し、熱処理を行う事によジ硅型エミッタ領域２
７を形成する。この様に本発明によると第２図ｔｅｌに
示すようにエミッタ領域と補償ベース領域は直接ぶつか
り合う事はなく、従って補償ベース領域の濃度は充分に
高められ、層抵抗にして約１００Ω／口でもエミッター
ベース間耐圧の劣化はなかった。またベース領域のエミ
ッタ領域形成前の層抵抗が約１．５にΩ／口の時、第２
の補償ベース領域の層抵抗は約７５０Ω／口となった。
除去し、続いてパッド酸化膜２１を除去した後ヒ素をイ
オン注入し、熱処理を行う事によジ硅型エミッタ領域２
７を形成する。この様に本発明によると第２図ｔｅｌに
示すようにエミッタ領域と補償ベース領域は直接ぶつか
り合う事はなく、従って補償ベース領域の濃度は充分に
高められ、層抵抗にして約１００Ω／口でもエミッター
ベース間耐圧の劣化はなかった。またベース領域のエミ
ッタ領域形成前の層抵抗が約１．５にΩ／口の時、第２
の補償ベース領域の層抵抗は約７５０Ω／口となった。
この結果従来の方法に比べてベース抵抗しい高速動作の
改善が得られた。
改善が得られた。
以上説明したように、本発明によれば従来の方法に極め
て簡単な工程を１つ追加する事によシ高い歩留まりで安
定した高速動作を示す半導体装置を容易に得る事ができ
る。
て簡単な工程を１つ追加する事によシ高い歩留まりで安
定した高速動作を示す半導体装置を容易に得る事ができ
る。
第１図（ａ）〜（Ｃｌは従来の半導体装置の製造方法を
説明するための工程順に示した断面図、第２図（ａ）〜
（ｅ）は本発明の一実施例を説明するための工程順に示
した断面図である。 １０・・・・・・ｎ型エピタキシャル層、１１・・・・
−・パッド酸化膜、１２・・・・・・窒化シリコン膜、
１３・・・・・・ホトレジスト膜、１４・・・・・・ｐ
＋型補償ペース領域。 １５・・・・・・酸化膜、１６・−・・・・ｐ型ベース
領域、１７・・・・・・ｎ＋型エミック領域、２０・・
−・・・ｎ型エピタキシャル層、２１・−・・・・パッ
ド酸化膜、２２・・・・・・窒化シリコン膜、２３・・
・・・・ホトレジスト膜、２４・・・・・・ｐ＋型第１
補償ベース領域、２５・・・・・・酸化膜、２６・・・
・・・ｐ型ベース領域、２６′・・・・・・ｐ＋型第２
補償ベース領域、２７・・・・・・ｎ＋型エミソク領域
。
説明するための工程順に示した断面図、第２図（ａ）〜
（ｅ）は本発明の一実施例を説明するための工程順に示
した断面図である。 １０・・・・・・ｎ型エピタキシャル層、１１・・・・
−・パッド酸化膜、１２・・・・・・窒化シリコン膜、
１３・・・・・・ホトレジスト膜、１４・・・・・・ｐ
＋型補償ペース領域。 １５・・・・・・酸化膜、１６・−・・・・ｐ型ベース
領域、１７・・・・・・ｎ＋型エミック領域、２０・・
−・・・ｎ型エピタキシャル層、２１・−・・・・パッ
ド酸化膜、２２・・・・・・窒化シリコン膜、２３・・
・・・・ホトレジスト膜、２４・・・・・・ｐ＋型第１
補償ベース領域、２５・・・・・・酸化膜、２６・・・
・・・ｐ型ベース領域、２６′・・・・・・ｐ＋型第２
補償ベース領域、２７・・・・・・ｎ＋型エミソク領域
。
Claims (1)
- ｎ＋型エミッタ領域、エミッタコンタクト及びｐ型ベー
ス領域と、ｐ 型補償ベース領域とが自己整合的に設け
られる半導体装置において、ｎ型シリコンウェーハ表面
にパッド酸化膜を形成し、次に窒化シリコン膜を被着す
る工程と１選択的に前記窒化シリコン膜を除去する工程
と、該除去部分に自己整合的にホウ素をイオン注入した
後熱処理を施しｐ 型補償ベース領域を形成する工程と
、前記除去部分を酸化する工程と、温式エツチングによ
り前記パッド酸化膜部分にバーズビーク先端より０．２
〜１．０μｍの範囲でサイドエッチ領域を形成する工程
と、前記窒化シリコン膜とパッド酸化膜を貫ぬいてホウ
素をイオン注入した後熱処理を施してｐ型ベース領域を
形成すると同時に前記サイドエッチ領域直下に前記ｐ型
ベース領域よりは高濃度で、かつ前記ｐ 型補償ベース
領域よＶは低濃度のｐ型温２補償ベース領域を形成する
工程と、酸化を施す工程と、前記窒化シリコン膜を除去
し、続いて前記パッド酸化膜を除去する工程と、ヒ素の
イオン注入によりｎ 型エミッタ領域を形成する工程を
含む事を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14336783A JPH0245331B2 (ja) | 1983-08-05 | 1983-08-05 | Handotaisochinoseizohoho |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14336783A JPH0245331B2 (ja) | 1983-08-05 | 1983-08-05 | Handotaisochinoseizohoho |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6034063A true JPS6034063A (ja) | 1985-02-21 |
| JPH0245331B2 JPH0245331B2 (ja) | 1990-10-09 |
Family
ID=15337130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14336783A Expired - Lifetime JPH0245331B2 (ja) | 1983-08-05 | 1983-08-05 | Handotaisochinoseizohoho |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0245331B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61201465A (ja) * | 1985-03-04 | 1986-09-06 | Nec Corp | トランジスタの製造方法 |
| JPS62133760A (ja) * | 1985-12-02 | 1987-06-16 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | バイポ−ラ・トランジスタの製造方法 |
| JPS63261749A (ja) * | 1987-04-17 | 1988-10-28 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63261748A (ja) * | 1987-04-17 | 1988-10-28 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1983
- 1983-08-05 JP JP14336783A patent/JPH0245331B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61201465A (ja) * | 1985-03-04 | 1986-09-06 | Nec Corp | トランジスタの製造方法 |
| JPS62133760A (ja) * | 1985-12-02 | 1987-06-16 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | バイポ−ラ・トランジスタの製造方法 |
| JPS63261749A (ja) * | 1987-04-17 | 1988-10-28 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63261748A (ja) * | 1987-04-17 | 1988-10-28 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0245331B2 (ja) | 1990-10-09 |
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