JPH0245331B2 - - Google Patents
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- Publication number
- JPH0245331B2 JPH0245331B2 JP58143367A JP14336783A JPH0245331B2 JP H0245331 B2 JPH0245331 B2 JP H0245331B2 JP 58143367 A JP58143367 A JP 58143367A JP 14336783 A JP14336783 A JP 14336783A JP H0245331 B2 JPH0245331 B2 JP H0245331B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- base region
- region
- oxide film
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体装置の製造方法に関し、特にエ
ミツタ拡散領域、エミツタコンタクト及び補償ベ
ース領域が自己整合的に設けられる高速バイポー
ラ型の半導体装置の製造方法に関する。
ミツタ拡散領域、エミツタコンタクト及び補償ベ
ース領域が自己整合的に設けられる高速バイポー
ラ型の半導体装置の製造方法に関する。
従来、バイポーラ型半導体装置の高速化に対し
て種々の自己整合法が検討されているが、これは
各寄生容量の低減と共にベース抵抗の低減を計る
為のものである。従来のエミツタ領域と補償ベー
ス領域を自己整合的に形成する方法においては前
記２つの領域が直接ぶつかり合う事になり、この
為エミツターベース間の耐圧が著るしく低下し正
常な素子特性が得られなかつた。この為、従来は
補償ベース領域の深さ及び濃度を抑えて正常なエ
ミツターベース間の耐圧が得られる様にコントロ
ールしていた。この事から従来は補償ベース領域
の層抵抗を充分低くする事が出来ず、現実的には
350Ω／□程度が下限となり従つてベース抵抗は
充分に低い値を得る事は困難であり、高速化の為
の重大な障害になつていた。またさらに、従来の
方法は製造の再現性があまり良くなく歩留まりが
安定せず、得られた素子の高周波特性もばらつき
の大いものであつた。
て種々の自己整合法が検討されているが、これは
各寄生容量の低減と共にベース抵抗の低減を計る
為のものである。従来のエミツタ領域と補償ベー
ス領域を自己整合的に形成する方法においては前
記２つの領域が直接ぶつかり合う事になり、この
為エミツターベース間の耐圧が著るしく低下し正
常な素子特性が得られなかつた。この為、従来は
補償ベース領域の深さ及び濃度を抑えて正常なエ
ミツターベース間の耐圧が得られる様にコントロ
ールしていた。この事から従来は補償ベース領域
の層抵抗を充分低くする事が出来ず、現実的には
350Ω／□程度が下限となり従つてベース抵抗は
充分に低い値を得る事は困難であり、高速化の為
の重大な障害になつていた。またさらに、従来の
方法は製造の再現性があまり良くなく歩留まりが
安定せず、得られた素子の高周波特性もばらつき
の大いものであつた。
以下図面を用いて従来の方法を説明する。
第１図ａ〜ｃは従来の方法を説明するための工
程順に示した断面図である。
程順に示した断面図である。
第１図ａに示すように、0.5Ω−cm程度の比抵
抗を有するｎ型エピタキシヤル層１０の表面に約
400Åのパツド酸化膜１１を形成し、その上に約
1000Åの窒化シリコン膜１２を設ける。次に写真
蝕刻工程を経て形成されたホトレジスト膜１３を
用いて前記窒化シリコン膜を選択的に除去する。
続いてホウ素をイオン注入しp+型補償ベース領
域１４を形成する。
抗を有するｎ型エピタキシヤル層１０の表面に約
400Åのパツド酸化膜１１を形成し、その上に約
1000Åの窒化シリコン膜１２を設ける。次に写真
蝕刻工程を経て形成されたホトレジスト膜１３を
用いて前記窒化シリコン膜を選択的に除去する。
続いてホウ素をイオン注入しp+型補償ベース領
域１４を形成する。
次に第１図ｂに示すように、ホトレジスト膜を
除去後、窒素雰囲気で熱処理を行い続いて酸化処
理を施し、酸化膜１５を約3000Åの厚さで形成す
る。次にホウ素を前記窒化シリコン膜１２とパツ
ド酸化膜１１を貫ぬいてイオン注入した後窒素雰
囲気中で熱処理を行つてｐ型ベース領域１６を形
成する。
除去後、窒素雰囲気で熱処理を行い続いて酸化処
理を施し、酸化膜１５を約3000Åの厚さで形成す
る。次にホウ素を前記窒化シリコン膜１２とパツ
ド酸化膜１１を貫ぬいてイオン注入した後窒素雰
囲気中で熱処理を行つてｐ型ベース領域１６を形
成する。
次に第１図ｃに示すように、前記窒化シリコン
膜１２を除去し、さらに前記パツド酸化膜１１を
除去した後ヒ素をイオン注入し、熱処理を行つて
n+型エミツタ領域１７を形成する。
膜１２を除去し、さらに前記パツド酸化膜１１を
除去した後ヒ素をイオン注入し、熱処理を行つて
n+型エミツタ領域１７を形成する。
上述の様な従来の方法によると第１図ｃに示す
ようにn+型エミツタ領域１７とp+型補償ベース
領域１４のバーズビーク側領域（図中の破線で示
す部分）とがぶつかり合う為にエミツターベース
間の耐圧が低下しやすくなつていた。
ようにn+型エミツタ領域１７とp+型補償ベース
領域１４のバーズビーク側領域（図中の破線で示
す部分）とがぶつかり合う為にエミツターベース
間の耐圧が低下しやすくなつていた。
本発明の目的は、上述の様な従来の方法による
欠点を除去し、歩留まりが高く、安定した高速動
作の得られるバイポーラ型の半導体装置の製造方
法を提供することにある。
欠点を除去し、歩留まりが高く、安定した高速動
作の得られるバイポーラ型の半導体装置の製造方
法を提供することにある。
本発明の半導体装置の製造方法は、n+型エミ
ツタ領域、エミツタコンタクト及びｐ型ベース領
域と、p+型補償ベース領域とが自己整合的に設
けられる半導体装置において、ｎ型シリコンウエ
ーハ表面にパツド酸化膜を形成し、次に窒化シリ
コン膜を被着する工程と、選択的に前記窒化シリ
コン膜を除去する工程と、該除去部分に自己整合
的にホウ素をイオン注入した後熱処理を施しp+
型補償ベース領域を形成する工程と、前記除去部
分を酸化する工程と、濕式エツチングにより前記
パツド酸化膜部分にバーズビーク先端より0.2〜
1.0μｍの範囲でサイドエツチ領域を形成する工程
と、前記窒化シリコン膜とパツド酸化膜を貫ぬい
てホウ素をイオン注入した後熱処理を施してｐ型
ベース領域を形成すると同時に前記サイドエツチ
領域直下に前記ｐ型ベース領域よりは高濃度で、
かつ前記p+型補償ベース領域よりは低濃度のp+
型第２補償ベース領域を形成する工程と、酸化を
施す工程と、前記窒化シリコン膜を除去し、続い
て前記パツド酸化膜を除去する工程と、ヒ素のイ
オン注入によりn+型エミツタ領域を形成する工
程とを含んで構成される。
ツタ領域、エミツタコンタクト及びｐ型ベース領
域と、p+型補償ベース領域とが自己整合的に設
けられる半導体装置において、ｎ型シリコンウエ
ーハ表面にパツド酸化膜を形成し、次に窒化シリ
コン膜を被着する工程と、選択的に前記窒化シリ
コン膜を除去する工程と、該除去部分に自己整合
的にホウ素をイオン注入した後熱処理を施しp+
型補償ベース領域を形成する工程と、前記除去部
分を酸化する工程と、濕式エツチングにより前記
パツド酸化膜部分にバーズビーク先端より0.2〜
1.0μｍの範囲でサイドエツチ領域を形成する工程
と、前記窒化シリコン膜とパツド酸化膜を貫ぬい
てホウ素をイオン注入した後熱処理を施してｐ型
ベース領域を形成すると同時に前記サイドエツチ
領域直下に前記ｐ型ベース領域よりは高濃度で、
かつ前記p+型補償ベース領域よりは低濃度のp+
型第２補償ベース領域を形成する工程と、酸化を
施す工程と、前記窒化シリコン膜を除去し、続い
て前記パツド酸化膜を除去する工程と、ヒ素のイ
オン注入によりn+型エミツタ領域を形成する工
程とを含んで構成される。
次に、本発明の実施例について、図面を参照し
て説明する。
て説明する。
第２図ａ〜ｅは本発明の一実施例を説明するた
めの工程順に示した断面図である。
めの工程順に示した断面図である。
先ず第２図ａに示すように、約0.5Ω−cmの比
抵抗を有するｎ型エピタキシヤル層２０の表面に
約400Åのパツド酸化膜２１を形成し、続いて窒
化シリコン膜２２を約1000Åの厚さで被着する。
次に写真蝕刻工程を経て形成されたホトレジスト
膜２３を用いて窒化シリコン膜２２を選択的に除
去する。続いてホウ素をイオン注入しp+型補償
ベース領域２４を形成する。
抵抗を有するｎ型エピタキシヤル層２０の表面に
約400Åのパツド酸化膜２１を形成し、続いて窒
化シリコン膜２２を約1000Åの厚さで被着する。
次に写真蝕刻工程を経て形成されたホトレジスト
膜２３を用いて窒化シリコン膜２２を選択的に除
去する。続いてホウ素をイオン注入しp+型補償
ベース領域２４を形成する。
次に第２図ｂに示すように、ホトレジスト膜２
３を除去後窒素雰囲気中で熱処理を行つた後酸化
処理を施し酸化膜２５を約4000Åの厚さで形成す
る。
３を除去後窒素雰囲気中で熱処理を行つた後酸化
処理を施し酸化膜２５を約4000Åの厚さで形成す
る。
次に第２図ｃに示すように、弗酸溶液中で酸化
膜エツチングを行いパツド酸化膜２１をバーズビ
ーク先端より約0.3μｍのサイドエツチ領域を形成
する。この後、ホウ素を窒化シリコン膜２２とパ
ツド酸化膜２１を貫ぬいてイオン注入を行つた後
窒素雰囲気中で熱処理を施してｐ型ベース領域２
６を形成するのと同時に第２のp+型補償ベース
領域２６′を形成する。第２のp+補償領域は酸化
膜２１が前工程でサイドエツチされているｐ型ベ
ース領域２６より深く形成される。
膜エツチングを行いパツド酸化膜２１をバーズビ
ーク先端より約0.3μｍのサイドエツチ領域を形成
する。この後、ホウ素を窒化シリコン膜２２とパ
ツド酸化膜２１を貫ぬいてイオン注入を行つた後
窒素雰囲気中で熱処理を施してｐ型ベース領域２
６を形成するのと同時に第２のp+型補償ベース
領域２６′を形成する。第２のp+補償領域は酸化
膜２１が前工程でサイドエツチされているｐ型ベ
ース領域２６より深く形成される。
次に第２図ｄに示すように、酸化処理を施す事
によりシリコン表面露出部に酸化膜を形成する。
によりシリコン表面露出部に酸化膜を形成する。
次に第２図ｅに示すように、窒化シリコン膜２
２を除去し、続いてパツド酸化膜２１を除去した
後ヒ素をイオン注入し、熱処理を行う事により
n+型エミツタ領域２７を形成する。この様に本
発明によると第２図ｅに示すようにエミツタ領域
と補償ベース領域は直接ぶつかり合う事はなく、
従つて補償ベース領域の濃度は充分に高められ、
層抵抗にして約100Ω／□でもエミツターベース
間耐圧の劣化はなかつた。またベース領域のエミ
ツタ領域形成前の層抵抗が約1.5kΩ／□の時、第
２の補償ベース領域の層抵抗は約750Ω／□とな
つた。この結果従来の方法に比べてベース抵抗が
１／２〜1/3に低減され、また、エミツターベース接
合容量もエミツタ領域が高濃度補償ベース領域と
ぶつからない様になつていることと、エミツタ面
積が縮少された為に約1/2と低減されるので、著
るしい高速動作の改善が得られた。
２を除去し、続いてパツド酸化膜２１を除去した
後ヒ素をイオン注入し、熱処理を行う事により
n+型エミツタ領域２７を形成する。この様に本
発明によると第２図ｅに示すようにエミツタ領域
と補償ベース領域は直接ぶつかり合う事はなく、
従つて補償ベース領域の濃度は充分に高められ、
層抵抗にして約100Ω／□でもエミツターベース
間耐圧の劣化はなかつた。またベース領域のエミ
ツタ領域形成前の層抵抗が約1.5kΩ／□の時、第
２の補償ベース領域の層抵抗は約750Ω／□とな
つた。この結果従来の方法に比べてベース抵抗が
１／２〜1/3に低減され、また、エミツターベース接
合容量もエミツタ領域が高濃度補償ベース領域と
ぶつからない様になつていることと、エミツタ面
積が縮少された為に約1/2と低減されるので、著
るしい高速動作の改善が得られた。
以上説明したように、本発明によれば従来の方
法に極めて簡単な工程を１つ追加する事により高
い歩留まりで安定した高速動作を示す半導体装置
を容易に得る事ができる。
法に極めて簡単な工程を１つ追加する事により高
い歩留まりで安定した高速動作を示す半導体装置
を容易に得る事ができる。
第１図ａ〜ｃは従来の半導体装置の製造方法を
説明するための工程順に示した断面図、第２図ａ
〜ｅは本発明の一実施例を説明するための工程順
に示した断面図である。 １０……ｎ型エピタキシヤル層、１１……パツ
ド酸化膜、１２……窒化シリコン膜、１３……ホ
トレジスト膜、１４……p+型補償ベース領域、
１５……酸化膜、１６……ｐ型ベース領域、１７
……n+型エミツク領域、２０……ｎ型エピタキ
シヤル層、２１……パツド酸化膜、２２……窒化
シリコン膜、２３……ホトレジスト膜、２４……
p+型第１補償ベース領域、２５……酸化膜、２
６……ｐ型ベース領域、２６′……p+型第２補償
ベース領域、２７……n+型エミツタ領域。
説明するための工程順に示した断面図、第２図ａ
〜ｅは本発明の一実施例を説明するための工程順
に示した断面図である。 １０……ｎ型エピタキシヤル層、１１……パツ
ド酸化膜、１２……窒化シリコン膜、１３……ホ
トレジスト膜、１４……p+型補償ベース領域、
１５……酸化膜、１６……ｐ型ベース領域、１７
……n+型エミツク領域、２０……ｎ型エピタキ
シヤル層、２１……パツド酸化膜、２２……窒化
シリコン膜、２３……ホトレジスト膜、２４……
p+型第１補償ベース領域、２５……酸化膜、２
６……ｐ型ベース領域、２６′……p+型第２補償
ベース領域、２７……n+型エミツタ領域。
Claims (1)
- １ n+型エミツタ領域、エミツタコンタクト及
びｐ型ベース領域と、p+型補償ベース領域とが
自己整合的に設けられる半導体装置において、ｎ
型シリコンウエーハ表面にパツド酸化膜を形成
し、次に窒化シリコン膜を被着する工程と、選択
的に前記窒化シリコン膜を除去する工程と、該除
去部分に自己整合的にホウ素をイオン注入した後
熱処理を施しp+型補償ベース領域を形成する工
程と、前記除去部分を酸化する工程と、濕式エツ
チングにより前記パツド酸化膜部分にバーズビー
ク先端より0.2〜1.0μｍの範囲でサイドエツチ領
域を形成する工程と、前記窒化シリコン膜とパツ
ド酸化膜を貫ぬいてホウ素をイオン注入した後熱
処理を施してｐ型ベース領域を形成すると同時に
前記サイドエツチ領域直下に前記ｐ型ベース領域
よりは高濃度で、かつ前記p+型補償ベース領域
よりは低濃度のp+型第２補償ベース領域を形成
する工程と、酸化を施す工程と、前記窒化シリコ
ン膜を除去し、続いて前記パツド酸化膜を除去す
る工程と、ヒ素のイオン注入によりn+型エミツ
タ領域を形成する工程を含む事を特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58143367A JPS6034063A (ja) | 1983-08-05 | 1983-08-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58143367A JPS6034063A (ja) | 1983-08-05 | 1983-08-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6034063A JPS6034063A (ja) | 1985-02-21 |
| JPH0245331B2 true JPH0245331B2 (ja) | 1990-10-09 |
Family
ID=15337130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58143367A Granted JPS6034063A (ja) | 1983-08-05 | 1983-08-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034063A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61201465A (ja) * | 1985-03-04 | 1986-09-06 | Nec Corp | トランジスタの製造方法 |
| US4701998A (en) * | 1985-12-02 | 1987-10-27 | International Business Machines Corporation | Method for fabricating a bipolar transistor |
| JP2511956B2 (ja) * | 1987-04-17 | 1996-07-03 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JPH081907B2 (ja) * | 1987-04-17 | 1996-01-10 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
-
1983
- 1983-08-05 JP JP58143367A patent/JPS6034063A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6034063A (ja) | 1985-02-21 |
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