JPS6132573A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体集積回路装置（以下ＩＣという）で特に
、高速度なバイポーラ型のＩＣの構造および製造方法に
関するものである。

従来例の構成とその問題点 半導体装置は最近ますます高密度化、高性能化される傾
向にある。そこで、バイポーラ型のＩＣでは素子間分離
にシリコン酸化物による絶縁分離を用いて、接合容量の
低減および高密度化がなされている。しかし、従来のＩ
Ｃの構造および製造方法では、接合容量の低減には限度
がある。

以下□に従来のＩＣのＮＰＮ形バイポーラトランジスタ
の構造について第１図、第２図を用いて説明する。

第１図、第２図において、１はｐ形シリコン（以下Ｓｔ
　　という）基板、２はｎ％埋込層、３はｐ１１拡散（
チャンネルストッパー）、４はｎ形エピタキシャル（以
下エビという）層（コレクタ）、５は素子間分離シリコ
ン酸化物（以下Ｓ　１０２という）層、６はコレクター
ベース間分離５ｉ０２層、７は♂膨拡散層（コレクタウ
オール）、８はｐ形波散層（ベース）、９はベース−エ
ミッタ間分離８１０２層、１０はｎ１拡散層（エミッタ
）、１１はり膨拡散層（グラフトベース）、１２はアル
ミニウム合金（以下Ｍ　という）電極である。

この第１図に示すウォールドエミッタ構造において、素
子間の接合容量は、分離５ｉ０２層５により低減され、
コレクタおよびエミッタ接合の側面の容量は分離Ｓ　１
０２層６，６そして９により低減されている。

しかしながら、この構造では活性領域以外のグラフトベ
ース１１の底面からなるコレクタ接伊３を除外すること
ができない。このため、今後のトランジスタの高周波化
には、活性領域以外のこのコレクタ接合１３の接合容量
が障害となる。

また、トランジスタの高周波化には、ベース抵抗の低減
も必要である。この場合、第２図に示すウォールドベー
ス構造において、活性領域のベースｐ形拡散層８の周囲
にグラフトベースの１形拡散層１１を配置するによりベ
ース抵抗は低減されている。

しかしながら、この構造では前述の活性領域以外のコレ
クタ接合１３の接合容量はさらに増大することになる。

このように、従来の構造ではコレクタ接合の接合容量の
低減とベース抵抗の低減とは相反する問題である。

しかも、グラフトベース１１の低抵抗化は、グラフトベ
ース１１と♂形埋込層２が近づきコレクターベース耐圧
の劣化を招く。そして、このためにコレクタのｎ形エピ
層４を環上するこ、とも、トランジスタの高周波化の障
害となるという問題点がある。

発明の目的 本発明はこのような従来の問題に鑑み、バイポーラトラ
ンジスタのコレクタ接合の接合容量を低減でき、しかも
、ベース抵抗の低減も合いまってトランジスタの高周波
化を可能とするＩＣの構造および製造方法を提供するこ
とを目的とする。

発明の構成 本発明は、半導体基板に順次積層された活性領域となる
第１の半導体層、第１の拡散層および第２の拡散層と、
前記第１の拡散層の側面に結合した引出し電極の第２の
半導体層と、前記第１の半導体層の側面と前記第２の半
導体層の下面に結合した第１の分離絶縁層と、前記第２
の拡散層の側面と前記第２の半導体層の上面に結合した
第２の分離絶縁層とを備えたことを特徴とする構造によ
り、トランジスタの高周波化を実現するものである。

また本発明は、半導体基板上にエビ成長により第１の半
導体層を形成し、この半導体基板を選択酸化して第１の
分離絶縁層を形成し、選択エツチングにより活性領域に
なる第１の半導体層の周囲の前記第１の分離絶縁層を一
部除去して凹部を形成し、その後、前記凹部にエッチバ
ックおよび選択酸化により引出し電極となる第２の半導
体層を選択形成し、前記第１の半導体層に選択注入によ
り第１の拡散層を形成し、さらに第２の半導体層上に選
択酸化して第２の分離絶縁層を形成し、前記第１の拡散
層上に選択注入により第２の拡散層を形成することを特
徴とする製造方法により、制御性および歩留り良く前記
トランジスタを備えたＩＣを製造可能とするものである
。

実施例の説明 本発明の一実施例について第３図、第４図を用いて説明
する。

第３図は本実施例のＩＣのＮＰＮ形バイポーラトランジ
スタの構造を示し、説明を容易にするため従来例と共通
の構成要素は第１図と同じにしである。１はｐ形Ｓｔ基
板、２はｎ）埋込層、３はｐ”Ｊｌｔ拡散層（チャンネ
ルストッパー）、４はｎ形エピ層（コレクタ）、６は素
子間分離Ｓ　１０２層、６はコレクターベース間分離Ｓ
　ｚ０２層、５ａおよび６ａはコレクタ−ベース電極間
分離５１ｏ２層、７はｎ１拡散層（コレクタウオール）
、８はｐ形波散層（ベース）、９はベース−エミッタ間
分離８１０２層、１０は♂膨拡散層（エミッタ）、１２
はＮ電極、１４はり形多結晶シリコン（以下ｐｏｌｙ−
８ｉという）層（ベース引出し電極）である。

第３図かられかるようにベース引出し電極１４は分離Ｓ
　１０２層５ａおよび６ａよりコレクタ４から分離され
ているため、従来に比べ、コレクターベース間の接合容
量は低減されている。

また、活性領域のベース８の周囲にベース引出し電極の
ｐ％　ｐｏｌｙ−３ｉ層１４が配置されているため、ベ
ース抵抗も低減されている。

このように、本構造のトランジスタではコレクタ接合の
接合容量の低減とベース抵抗の低減とを同時に実現し、
トランジスタの高周波化を可能にする。

しかも、ｎ）埋込層２の面積も縮少できるので、コレク
ター基板間の接合容量が低減される。そして、ベース引
出し電極１４はコレクタ４から分離されているため、コ
レクターベース耐圧はベース引出し電極１４の形状およ
び抵抗値には依存しないので、コレクタのｎ形エピ層４
を薄くすることも可能であり、このこともトランジスタ
の高周波化に寄与できる。

さらに、本構造のトランジスタではジレクタ接合の面積
はエミッタ接合のそれとほぼ等しいため、トランジスタ
の逆方向動作の電流増幅率（ｈＦＥ）も改善できる。

第４図（ａｔ〜（１）は本実施例のＩＣのＮＰＮ形バイ
ポーラトランジスタの製造工程を示している。

まずｐ形Ｓｉ　　基板２ｏの所定領域にＮＰＮ形トラン
ジスタのｎ１埋込層２１を形成し、素子分離領域にチャ
ンネルストッパーのｐ”Ｊｔｔ拡散層２２を順次形成す
る。その後、このＳｔ　基板２０上にｎ形エビ層２３を
約１μｍ成長する（第４図ａ）。

次いで、上記Ｓｔ　基板２ｏ上にパッドＳｉｏ２膜２４
、耐酸化性シリコン窒化物（以下５１３Ｎ４という）膜
２６を順次形成する。次に、このＳｉ　基板２０の所定
領域のＳｉ３Ｎ４膜２５、Ｓ　ｉ０２膜２４をエツチン
グ除去し、さらに露出したｎ形エピ層２３を深さ約０．
５μｍまで異方性ドライエツチングする。次に、このＳ
ｉ３Ｎ４膜２６をマスクに高圧酸化して素子間およびコ
レクターベース間の分離Ｓ　１０２膜２６を約１μｍ形
成する（第４図ｂ）。

次いで、上記ｎ形エピ層２３の所定領域にリン（Ｐ）を
選択注入してコレクタウオールのｎ＋形拡散層２７を形
成する（第４図Ｃ）。

次いで、上記Ｓｔ　基板２ｏ上にホトレジスト膜２８を
塗布し、活性領域になるｎ形エピ層２３を含むベース形
成領域上のホトレジスト膜２８をホトリン技術を用いて
開口する。次に、このホトレジスト膜２８と露出した５
１３Ｎ４膜２６をエツチングマスクに上記分離Ｓ　ｉ０
２膜２６を深さ約α４μｍまでフッ酸溶液を用いて選択
エツチングし、上記ｎ形エピ層２３の周囲にベース引出
し電極形成凹部２９を形成する（第４図ｄ）。

次いで、上記ホトレジスト膜２８を除去した後、上記Ｓ
ｉ　基板２０上にｐｏｌｙ−８ｉ層３ｏを約０．４μｍ
、　５Ｌ３Ｎ４膜３１を順次形成する（第４図ｅ）。

次いで、上記Ｓｔ　基板にホトレジスト膜を塗布しζホ
トリソ技術を用いて上記ベース形成領域上にのみホトレ
ジストパターンを形成する。次に、このホトレジストパ
ターンを酸素ガス（０２）で異方性ドライエツチングし
て、上記ベース形成凹部にホトレジスト３２を埋め込む
（第４図ｆ）。

次いで、上記ホトレジスト３２をマスクに、上記Ｓｔ基
板２０をフッ素系ガスと酸素ガスの混合（たとえばＣＦ
４−＋０２）ガスで異方性ドライエツチングして、コノ
８１　基板２ｏ上ノＳｉ３Ｎ４膜３１とｐｏｌｙ−３ｉ
層３０の約０．３〜０．３６μｍ厚さ相当をエッチバッ
クで除去する（第４図ｑ）。この時、ＣＦ４と０２の混
合比は５ｔ３Ｎ４．ｐｏｌｙ−３ｉおよびホトレジスト
のエツチング速度がほぼ等しくなるように設定すること
が望ましい。

次いで、上記ホトレジスト膜３２より上記Ｓｔ基板２０
に残ったＳｉ３Ｎ４膜３１をマスクに１．エッチバック
で分離Ｓ　ｉ０２膜２６上に残したｐｏｌｙ−８ｉ層３
ｏを選択酸化して、このＳｔ　基板２Ｑ上に５ｉ０２膜
３３を約０．１〜０．２１ｚｍ形成する（第４図ｈ）。

次いで、上記５１３Ｎ４膜３１を熱リン酸液を用いてエ
ツチング除去し、その後、上記Ｓ　ｉ０２膜３３をフッ
酸溶液を用いてエツチング除去する。以上により、ベー
ス引出し電極形成凹部２９にｐｏＬｙ−９ｉ層ＳＯａが
選択形成される。次に、ベース形成領域のＳｉ３Ｎ４膜
２６を利用して、李≠な０丑すヘ−まずこのＳｉ３Ｎ４
膜を通してボ ロン（′Ｂ）を高加速エネルギーで低濃度注入してベー
スになるｐ形波散層を形成し、その後、このＳｉ３Ｎ４
膜２５を注入マスクにして、このベース形成領域にボロ
ン（Ｂ）を低加速エネルギーで高濃度注入してベース引
出し電極になるｐ＋形ｐｏｌｙ−３ｉ層ｓｏｂを選択形
成する（第４図ｉ）。

次いで、上記Ｓｉ基板２ｏ上にＳｉ３Ｎ４膜３５を形成
する。次に、このＳｉ基板２００所定領域のＳｉ３Ｎ４
膜３５をエツチング除去し、さらに露出したｐ＋形ｐｏ
ｌｙ−３ｉ層３ｏｂを深さ約０．１μｍ　”ｇでエツチ
ングする。次に、このＳｉ３Ｎ４膜３６および上記３１
３Ｎ４膜２６をマスクに選択酸化してベースエミッタ間
の分離Ｓ　ｚ０２膜３６を約０．２μｍ形成す（第４図
ｊ）。

次いで、上記Ｓｉ３Ｎ４膜２５および３５を熱リン酸液
を用いてエツチング除去し、その後、上記ＳｉＯ２膜２
４をフッ酸溶液を用いてエツチング除去する。次に、活
性領域にヒ素（Ａｓ）を選択注入してエミッタのｎ）拡
散層３７を形成する。次に、ベース引出し電極のｐ＋形
ｐｏｌｙ−８ｉ　層３０ｂの低抵抗化のため、ベースコ
ンタクト部にボロン（Ｂ）を選択注入してｐ＋形ｐｏｌ
ｙ−・Ｓｉ層３０　ｃを形成する（第４図ｋ）。

次いで、周知の方法を用いて、ベース引出し電極３０Ｃ
１エミツタ３７およびコレクタウオール２７にそれぞれ
Ｍ配線３８，３９および４０を形成すると、本ＩＣはで
き上がる（第４図１）。

以上の本実施例の製造方法によれば、第４図ｄかられか
るように、ベース引出し電極形成凹２９を形成するため
の、ベース形成領域のホトレジスト膜２８の位置合わせ
は高精度を必要としない。

捷だ、活性領域であるエビ層２３とベース引出し電極に
なるｐｏｌｙ−３ｉ　　層３０との結合部は、分離Ｓ　
１０２膜２６のエツチングによってセルファラインで形
成できる。

そして、第４図ｆ、ｇおよびｂかられかるように、ベー
ス引出し電極３０ａはｐｏｌｙ−３ｉ３０をエッチバッ
クにより一部を残しエツチング除去し、残したｐｏｌｙ
−’３ｉ３ｉ０’ｉ選択酸化Ｌ、コノＳｉＯ２膜３３を
エツチング除去することにより、上記ベース引出し電極
形成凹部２９に制御良く選択形成できる。また、このベ
ース引出し電極３０ａは５ｉ０２膜２６によりコレクタ
であるｎ形エピ層２３と分離される。

さらに、活性領域上のＳｉ３Ｎ４膜２６を注入マスクと
じて、ベース形成領域にボロン（Ｂ）を低加速エネルギ
ーで高濃度注入することにより、ベースであるｐ形波散
層３４の周囲にベース引出し電極であるり形ｐｏｌｙ−
８ｔ層３ｏｂをセルファラインで形成できる。

このように、本製造方法のトランジスタではコレクター
ベース間分離Ｓ　１０２膜およびベース引出し電極ｐ＋
形ｐｏｌｙ−３ｉ層とを制御良くそしてセルフテライン
で形成することができ、これによりコレクタ接合の接合
容量の低減とベース抵抗の低減とを実現し、高周波化を
可能にするトランジスタを制御、歩留り良く製造するこ
とを可能とする。

なお、本実施例では、ＮＰＮ形のバイポーラトランジス
タを用いて説明したが、ＰＮＰ形でも同様な結果を得る
ことができる。また、ベース引出し電極にはｐｏｌｙ−
３ｉ層を用いて説明したが、非晶質シリコン層でも同様
な結果を得ることができる。

発明の効果 以上のように、本発明によれば、トランジスタのコレク
タであるエビ層とベース引出し電極であるｐｏｌｙ−３
ｔ層の間に絶縁分離層を制御良く簡単に形成できる。こ
のことにより、コレクターベース接合の接合容量が低減
できる。さらに、ベースである低濃度拡散層の周囲に、
ベース引出し電極である高濃度ｐｏ　１　ｙ　−８ｉ層
をセルファラインで簡単に形成できる。このことにより
、トランジスタのベース抵抗が低減できる。

従って、本発明を用いれば、高周波可能なトランジスタ
を実現でき、高速度なＩＣを製造することができる。

【図面の簡単な説明】

第１図、第２図は従来のバイポーラトランジスタの構造
断面図、第３図は本発明の一実施例にかかるバイポーラ
トランジスタの構造断面図、第４図（荀〜（りは本発明
の一実施例にかかるバイポーラトランジスタの製造断面
図である。 １・・・・・・Ｓｌ基板、４・・・・・エビ層、８・・
・・・ベース拡散層、１ｏ・・・・・・エミッタ拡散層
、１４・・・・・ベース引出し電極、５ａ、６ａ・・・
・・・コレクターベース間分離ＳｉＯ２層、９・・・・
・・ベース−エミッタ間分離Ｓ　１０２層。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第４
図 第４図 第４図

Claims (4)

【特許請求の範囲】
1. （１）一方導電形の半導体基板に順次積層された他方導
   電形の第１の半導体層、一方導電形の第１の拡散層、お
   よび他方導電形の第２の拡散層と、少なくとも前記第１
   の拡散層の側面に結合した一方導電形の第２の半導体層
   と、少なくとも前記第１の半導体層の側面と前記第２の
   半導体層の下面に結合した第１の分離絶縁層と、少なく
   とも前記第２の拡散層の側面と前記第２の半導体層の上
   面に結合した第２の分離絶縁層とを備えたことを特徴と
   する半導体集積回路装置。
2. （２）分離絶縁層がシリコン酸化物よりなり、第２の半
   導体層が多結晶もしくは非晶質シリコンよりなることを
   特徴とする特許請求の範囲第１項に記載の半導体集積回
   路装置。
3. （３）一方導電形の半導体基板の一主面上に他方導電形
   の第１の半導体層を形成する工程と、前記第１の半導体
   層を選択酸化し第１の分離絶縁層を形成する工程と、前
   記第１の分離絶縁層を一部除去し凹部を形成する工程と
   、前記凹部に第２の半導体層を選択形成する工程と、前
   記第１の半導体層に第１の拡散層を形成する工程と、前
   記第２の半導体層を選択酸化し第２の分離絶縁層を形成
   する工程と、前記第１の拡散層上に第２の拡散層を形成
   する工程とを備えたことを特徴とする半導体集積回路装
   置の製造方法。
4. （４）分離絶縁層がシリコン酸化物よりなり、第２の半
   導体層が多結晶もしくは非晶質シリコンよりなることを
   特徴とする特許請求の範囲第３項に記載の半導体集積回
   路装置の製造方法。