JPS62296464A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPS62296464A
JPS62296464A JP13951686A JP13951686A JPS62296464A JP S62296464 A JPS62296464 A JP S62296464A JP 13951686 A JP13951686 A JP 13951686A JP 13951686 A JP13951686 A JP 13951686A JP S62296464 A JPS62296464 A JP S62296464A
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JP
Japan
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semiconductor layer
type semiconductor
opening
density
film
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JP13951686A
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English (en)
Inventor
Hiroyuki Sakai
坂井 弘之
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 3、発明の詳細な説明 産業上の利用分野 本発明は半導体装置、特に高密度・高速化を図った絶縁
分離方式で高量耐圧の向上の図った半導体装置及びその
製造方法に関するものである。
従来の技術 近年、半導体装置はますます高密度・高速化の方向に進
み絶縁分離方式による半導体装置の研究が活発に行なわ
れている。例えば、そのひとつの方法としてA−Hay
asaka et al、 ”U−Groo’veIs
olation Technique for hig
h 5peedBipolar VLSI s’ ”、
 IEDM  Tech、 Dig、 (フイイーデー
エム テクニカル ダイジェスト)1982  PP、
e2〜66に示されているようなトレンチ分離技術があ
る。
第2図にトレンチ分離技術を用いたバイポーラトランジ
スタ(以下Tτ と略す)の要部断面構造図を示す。第
2図において、1は例えばp型半導体基板、2は高濃度
n+埋込み層、3はn型エビタキシャル層、4は半導体
基板を開口して形成したp型半導体層でチャネル・スト
ッパーの役目を果たしている。6は開口部表面を酸化し
た酸化膜、6は開口部に充てんした酸化膜で、この酸化
膜で素子間分離をしている。第2図では開口部に酸化膜
を充てんした例を示すが、開口部を酸化してpo 1 
yS iを充てんする方法もある。7はフィールド酸化
膜、8はコレクタ・ウオールでn+埋込み層2とつなが
っている。9はベース層、10はエミッタ、11はコン
タクト開口用の酸化膜、12はAl電極配線である。
トレンチ分離法では分離領域の幅は狭くかつ深く形成し
て素子の高密度・高速化を図っている。
しかしながら、トレンチ分離法では高量耐圧を高くする
ことが重要となってくる。第2図に示すように、従来の
トレンチ分離法では半導体基板を開口してからイオン注
入法でチャネル・ストッパーを形成している。高量耐圧
はn+埋込み層2とチャネル・ストッパー4とのアバラ
ンシェ耐圧あるいはn+埋込み層2とp型半導体基板1
との間のパンチスルー耐圧で決まる。特に、トレンチ分
離法では素子の高密度化を図るため分離領域の幅も1μ
m程度にまで狭くしていくのでパンチスルー耐圧を上げ
ることが非常に重要な問題となってぐる。
発明が解決しようとする問題点 従来のトレンチ分離法では高密度・高速化を図るため分
離領域の幅はますます狭くなってきている。したがって
隣接するTr 間の高量耐圧もアバランシェ耐圧よりも
空乏層がp型半導体基板中に広がって生じるパンスルー
耐圧で決まるようになる0 本発明はこのような問題点を解決するもので、トレンチ
分離法で分離領域の幅が狭くなってきても、パンチスル
ー耐圧を高く、すなわち高量耐圧も高くして高密度・高
速化を図ることを可能にした半導体装置及びその製造方
法を提供するものである。
問題点を解決するだめの手段 この問題点を解決するために、本発明は一方導電型半導
体基板上に一方導電型の高濃度半導体層及び低濃度半導
体層を形成し、前記低濃度半導体層上に他方導電型の高
濃度半導体層及び低濃度半導体層を形成し、前記一方導
電型の高濃度半導体層に達する開口部を形成して、前記
開口部の表面には少くとも第1の絶縁膜を形成し、前記
開口部の中には第2の絶縁膜あるいはポリシリコンを充
てんする構造により、トレンチ分離法の分離領域の幅が
狭くなっても、高量耐圧を高くシ、高密度・高速化を図
ったものである。
作  用 この構成により、p型半導体基板上に高濃度p型半導体
層、低濃度p型半導体層そして高濃度n型半導体層及び
低濃度n型半導体層を形成している。よって、高量に電
圧を加えると空乏層はまず低濃度p型半導体層側に広が
り、高濃度p型半導体層まで広がる。しかし、空乏層は
高濃度p型半導体層では濃度が高いのであまり広がって
いかない。故に、高量耐圧としてはパンチスルー耐圧で
なくアバランシェ耐圧で決まる。したがって、従来のト
レンチ分離法のように、空乏層が低濃度半導体基板中に
広がってパンチスルーを起こすことはない。それ故、分
離領域の幅が狭くなっても高量耐圧を高くすることがで
きる。またトランジスタのコレクタ・基板間の容量は高
濃度n型半導体層と低濃度p型半導体層の接合で決まる
ので容量も小さくできる。したがって、本発明はトレン
チ分離法において高量耐圧を高くして、素子の高密度・
高速化を図ることができる。
実施例 以下、本発明の一実施例について図面(第1図a−d)
に基づいて説明する。
第1図aにおいて、21は例えばp型半導体基板、22
は高濃度p型半導体層、23は低濃度p型半導体層、2
4は高濃度n型半導体層、25は低濃度n型半導体層で
ある。本発明はこのように6層構造にすることに特徴が
あり、形成方法としては■ M B E (Mo1ec
ular Beam Epi taxy )法、■ 従
来技術の組合せの2通りがある。
■はMBE法を用いてp型半導体基板21(5X10 
 /cd)上に高濃度p型半導体層22(7x1o/m
) を0.7 μm 、  低濃度p型半導体層23(
1×1015/d)を0.3 μm 、高濃度n型半導
体層24 (I X 10”/lyl )を0.8 p
m 、低濃度n型半導体層25(1×1016/cd)
を162μm連続して形成する。MBE法で、温度85
0〜950℃、真空度10   Torr付近で形成し
ているので各半導体層とも均一な濃度に制御性良く形成
することができる。
■はp型半導体基板21中にイオン注入法でB(ボロン
)を高エネルギーで深く打ち込み、高濃度p 埋込み層
22を形成し、そして、高濃度n+型埋込み層24を形
成する。したがって、低濃度p型半導体層23はp型半
導体基板21と同じ濃度になっている。次に、通常のエ
ピタキシャル法でn型エピタキシャル層26を1.2μ
m形成している。
その後、CV D (Chemical Vapor 
Deposition)法による5i02膜2eを1μ
m形成し、フォトリソグラフィー法でトレンチ分離領域
のレジスト膜パターンを形成する。このレジスト膜をマ
スクとしてCVDSi○2膜26をRI E (Rea
ctive IonEtchng )法でエツチングす
る。そして、レジスト膜を除去した後、CV D S 
i02膜26をマスクとして、低濃度n型半導体層25
、高濃度n型半導体層24、低濃度p型半導体層23、
および高濃度p型半導体層22を所定量RIE 法でエ
ツチングして、トレンチ分離領域の開口部27を形成す
る。この開口部27は高濃度p型半導体層22に達する
までエツチングしておくことが重要である(第1図b)
第1図Cにおいては、CVDSi○2膜26を除去した
後、開口部27の表面を熱酸化して酸化膜28を500
人形成している。そして、全面にCvDsiO2膜29
を、1.6μm形成して開口部27をS 102膜29
で充てんする。この状態で開口部27は完全にS 10
2膜29で埋まる。表面は開口部27上で少し溝が生じ
るが、この溝はエッチバック法で平坦にしている。すな
わち、CVD S i02膜29を形成した後、レジス
ト膜を全面に形成する。レジスト膜は溝部に厚く形成さ
れるのでレジスト膜表面は平坦になる。そして、レジス
ト膜をエツチングする。この状態でレジスト膜は溝部に
のみ残って、CvDSio2膜29上には残っていない
ので表面は平坦になっている。次に、レジスト膜とCV
D S 102膜が同じエツチング速度になる条件でレ
ジスト膜とCV D S z02膜を同時にRIE法で
エツチングする。エツチング速度が同じなので、表面は
平坦なままエツチングされていく。それで、最終的には
第1図Cのように開口部27にのみCVDSiO2膜2
9が充てんされることになる。この状態で素子間分離が
完成する。分離酸化膜28゜29は高濃度p型半導体層
22まで達しているので、空乏層が広がってパンチスル
ーを起こすこともなく、高量耐圧を高くすることができ
る。また、高濃度n型半導体層24は低濃度p型半導体
層23と接しているのでコレクタ・基板間容量も小さく
なり高速化を図ることができる。本実施例では開口部に
CVDSiO3膜を充てんする方法を示したが、開口部
にポリシリコン(polysi )を充てんする方法も
ある。
その後、通常のプロセスでTr を形成する。30はフ
ィールド酸化膜、31はコレクタ・ウオール、32はペ
ース層、33はエミッタ、34はコンタクト開口用の酸
化膜、36はAl電極配線である(第1図d)。
発明の効果 以上のように本発明によると半導体装置特にバイポーラ
半導体装置において、隣接するトランジスタ閾の高量耐
圧を高くして、かつ従来のトレンチ分離法と同様に高密
度・高速化を図ることができる。p型半導体基板上に高
濃度p型半導体層、低濃度p型半導体層、高濃度n型半
導体層、低濃度n型半導体層を形成して、素子間分離酸
化膜は高濃度p型半導体層に達するよう形成している。
このため、分離領域の幅が狭くなっても、コレクタ・基
板間接合で空乏層はまず、低濃度p型半導体層側に広が
り、高濃度p型半導体層まで広がるともうそれ以上はあ
まり広がらなくなる。したがって、本発明では従来のト
レンチ分離法のように空乏層がチャネル・ストッパー下
部の低濃度半導体基板中を広がってパンチスルーを起こ
すこともなく、アバランシェ破壊で耐圧が決まることに
なる。それ故、分離領域が狭くなっても高量耐圧を高く
することができる。
また、コレクタ・基板間の容量は高濃度n型半導体層と
低濃度p型半導体層との接合容量で決まるので、容量も
非常に小さくすることができる。
したがって、高密度で高速な素子の実現が可能となる。
以上のように本発明はトレンチ分離法において、高量耐
圧を高くして、高密度・高速化を図った半導体装置及び
その製造方法に大きく寄与し、また工業的にも非常に価
値の高いものである。
【図面の簡単な説明】
第1図a −dは本発明の一実施例における半導体装置
の製造方法を示す工程断面図、第2図は従来のトレンチ
分離法によるバイポーラトランジスタの要部断面図であ
る。 21・・・・・・p型半導体基板、22・・・・・・高
濃度p型半導体層、23・・・・・・低濃度p型半導体
層、24・・・・・・高濃度n型半導体層、26・・・
・・・低濃度n型半導体層、27・・−・・・開口部、
28・・・・・・酸化膜、29・・・、、、CVD法に
より形成されたS 102膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名−S

Claims (2)

    【特許請求の範囲】
  1. (1)一方導電型半導体基板上に一方導電型の高濃度半
    導体層及び低濃度半導体層を有し、前記低濃度半導体層
    上に他方導電型の高濃度半導体層及び低濃度半導体層を
    有し、前記一方導電型の高濃度半導体層に達する開口部
    が形成され、前記開口部の表面には少くとも第1の絶縁
    膜が形成され、前記開口部の中には第2の絶縁膜あるい
    はポリシリコンが充てんされてなる半導体装置。
  2. (2)一方導電型半導体基板上に一方導電型の高濃度半
    導体層及び低濃度半導体層を形成する工程と、前記一方
    導電型の低濃度半導体層上に他方導電型の高濃度半導体
    層及び低濃度半導体層を形成する工程と、前記一方導電
    型の高濃度半導体層に達する開口部を形成し、前記開口
    部表面を酸化する工程と、前記開口部の中に絶縁膜ある
    いはポリシリコンを充てんする工程とを備えてなる半導
    体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01226172A (ja) * 1988-03-07 1989-09-08 Nippon Telegr & Teleph Corp <Ntt> 半導体装置とその製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01226172A (ja) * 1988-03-07 1989-09-08 Nippon Telegr & Teleph Corp <Ntt> 半導体装置とその製造方法

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