JP2001504275A - 横型バイポーラ電界効果モード・ハイブリッド・トランジスタとその方法 - Google Patents

Abstract

(57)【要約】 本発明は、完全にまたは部分的に横方向に動作する半導体デバイス、およびこのデバイスの方法に関する。半導体デバイスは、少なくとも２個の相互に対向するエミッタ／ベース領域を備えた、少なくとも２個の高電圧横型バイポーラ・トランジスタを有する。これらのエミッタ／ベース領域は、中間に共通コレクタ領域が作成されるように、エピタクシャル層の中に相互距離をもって配置される。デバイスに電圧が加えられる時、共通コレクタ領域を完全に欠乏状態になることができ、そして前記コレクタ領域の横方向の欠乏状態を用いることにより、デバイスの中に含まれるドープされた領域の間の距離によって、半導体デバイスの耐電圧度をリソグラフィで決定することができる。さらにデバイスの活性層の品質に依存している好ましくない寄生コンポーネント、抵抗率および基板電位をなくすることができる、または抑制することができる。

Description

【発明の詳細な説明】 横型バイポーラ電界効果モード・ハイブリッド・トランジスタとその方法技術分野 本発明は、半導体デバイスおよびこのデバイスに対する方法に関する。技術の現状 高電圧バイポーラ・トランジスタを製造するために、現在は、エピ層と呼ばれ るエピタクシャル層の中に配置されそして垂直型モードで動作するトランジスタ に基づく技術が用いられている。換言すれば、シリコン・オン・インシュレータ （ＳＯＩ、Silicon-On-Insulator）と呼ばれる半導体基板からトランジスタを分 離する埋込み層に達するまで垂直方向にトランジスタのコレクタの欠乏状態が生 ずる。この方法は、欧州出願中特許公開番号第ＥＰ 0 623 951 Ａ１号の、およ びトルケル・アーンボーグ（Torkel Arnborg）およびアンドレフ・リットウイン (Andref Litwin)名の名称「完全欠乏状態のコレクタを有する新規な高電圧バイ ポーラ・シリコン・オン・インシュレータ・トランジスタの解析（Analysis of New High-Voltage Bipolar Silicon-On−Insulator Transistor with Fully Dep leted Collector）」の論文、ＩＥＥＥトランスアクションズ・オン・エレクト ロニック・デバイシィズ（ＩＥＥＥ Transactions onElectronic Devices）、第 42巻、第１号、1995年１月、に開示されている。第ＥＰ 0 623 951 Ａ１号によ り、このバイポーラ・トランジスタはまた、直列に接続されそして横の延長方向 に動作するＪＦＥＴを有する。この方法の１つの大きな利点は、従来のバイポー ラ・トランジスタに比べて理論的に達成できる面積領域利得である。欠乏状態に されるべきコレクタの面積領域は、トランジスタのベース・コレクタ接合から埋 込み酸化物にまで広がっている。実際、この欠乏状態は、基板の電位と、エピ層 のドープ量と、特にエピ層の厚さとのような事項に強く依存する、１つの電圧で 起こることが示された。もしトランジスタが十分な安全度の余裕をもって製造さ れるならば、このことは大きな面積領域利得が失われることを意味する。 米国特許第ＵＳ 4,642,666号および米国特許第ＵＳ 5,338,961号は、横方向に 動作し、そして例えば低いオン抵抗値のようなバイポーラ・トランジスタと同様 な性質を有する、ＭＯＳＦＥＴを開示している。高いブレイクスルー電圧が要求 されるバイポーラ・トランジスタの代わりに、このＭＯＳＦＥＴを用いることが できる。このＭＯＳＦＥＴは、共通ゲートとドレイン面積領域とを備えた２個の ソース領域を有する。適切な電圧がゲートに加えられる時、ゲートの下でソース 面積領域から中央面積領域に２個のチヤンネルが形成される。すると、ソース面 積領域からチヤンネルの１つを通ってドレイン面積領域に電流が流れることがで きる。 米国特許第ＵＳ 5,264,719号および米国特許第ＵＳ 4,823,173号は、バイポー ラ回路とＭＯＳ回路との両方に対し、横型ドリフト領域を改良するための技術を 開示している。この場合には、ブレイクスルー電圧の増加とオン抵抗値の減少と が望まれている。このことは、横型ドリフト領域にわたって、ドリフト領域と同 じドープ材料でドープされている、ゲートを配置することにより達成される。 米国特許第ＵＳ 4,409,606号および米国特許第ＵＳ 4,292,642号は、半導体に 対するブレイクスルー電圧を増加し、そして同時に横方向の電流の集中（カーク （Kirk）効果）を避けるために、異なる方法を開示している。ドリフト領域を薄 く作成しそして低いドープ濃度にすることにより、ブレイクスルーに対して要求 される電圧に比べて、ドリフト領域を欠乏状態にするのにさらに低い電圧が要求 される。 ベングト・エドホルム（Bengt Edholm）、ユルゲン・オルソン(Jorgen Olsson )およびアンデルス・シェーデルベルヒ（Anders Soderbarg）（ウプラサ大学） 名の名称「薄いＳＯＩの上の横型バイポーラ・トランジスタの基板バイアスによ る非常に高い電流利得増強（Very High Current Gain Enhancement by Substrat e Biasing of Lateral Bipolar Transistors on Thin SOI）」の論文、ジャーナ ル・マイクロエレクトロニック・エンジニアリング(journal Microelectronic E ngineering)、第２２巻（1993年）379〜382頁には、ベースの中の電荷状態を変 えることに導く基板をバイアスすることにより、横型バイポーラ・トランジスタ の利得を増加させる方法が開示されている。 ユルゲン・オルソン(Jorgen Olsson)、ベングト・エドホルム（Bengt Edholm）、アンダース・シェーデルベルヒ（Anders Soderbarg）およびキール・ ボーリン（Kjell Bohlin）名の名称「ＤＭＯＳトランジスタの高い電流利得のハ イブリッド横型バイポーラ動作(High Current Gain HybridLateral Bipolar Ope ration of DMOS Transistors)」の論文、ジャーナルＩＥＥＥトランスアクショ ンズ・オン・エレクトロン・デバイシイズ（journal IEEE Transactions on Ele ctron Devices）」、第４２巻、第９号、1995年９月、1628〜1634頁には、従来 のＤＭＯＳに対してハイブリッド機能をどのように達成できるかを特に開示して いる。発明の説明 高電圧の垂直型トランジスタの問題点は、基板電位に依存することを抑制する ために、活性エピ層の下に約３μｍという比較的に厚い酸化物層が必要であるこ とである。このことは、エピタクシャル層の中のトランジスタからの熱の発散に 関する問題点が生ずる。エピ層にドープすることに応じて、エピ層の厚さおよび 抵抗率に関して、非常に高い精度がさらに要求される。さらに、製造業者にとっ ては、精度に関する前記の要求を満たすことは困難である。本発明は、前記の問 題点に関係している。 また別の問題点は、耐電圧度と関連した予め定められた高い利得と、バイポー ラ・コンポーネントの利得の外部制御と、を達成することである。 前記では説明しなかった新しい１つの問題点は、従来の種類の異なるコンポー ネントのような、例えば横型バイポーラ・トランジスタからＭＯＳへのような、 ２つの異なるモードで動作するように組み立てることができる、半導体デバイス をどのように製造するかである。 本発明の目的は、簡単に説明された従来の垂直型バイポーラ・トランジスタを 横型バイポーラ・トランジスタで置き換えることである。 また別の目的は、耐電圧度とトランジスタの動作モードの変更の可能性とに関 連して、横型バイポーラ・トランジスタを予め定められた高い利得で動作させる ことである。 厚い埋込み酸化物を用いないで高電圧トランジスタを製造する際の問題点は、 中間の共通コレクタ領域を完全に欠乏状態にすることができるような相互の距離 に、エピタクシャル層表面により配置される、２個の対向するエミッタ／ベース 領域を用いることにより解決される。 与えられた電圧で欠乏状態が起こるが、しかし垂直型トランジスタとは異なっ て、このことは横方向に起こり、そしてトランジスタが耐えることができる電圧 は、コンポーネントの中のドープされた領域の間の距離によって、例えばベース ／エミッタ接続体とドレイン接続体との間の距離によって、リソグラフィにより 決定される。 本発明の主要な利点は、欠乏電圧が基板の電位や、エピ層のドープ量、または エピ層の厚さに依存しないことである。このことは、薄い酸化物を備えた安価な ＳＯＩ基板を用いることができることを意味する。 さらに別の利点は、垂直型バイポーラ・トランジスタが理論的に達成すること ができる領域の利得を横型バイポーラ・トランジスタで実際に実施できることで ある。 コンポーネントのまた別の利点は、耐電圧度とトランジスタの動作モードの変 更の可能性とに関連して予め定められた高い利得で、横型バイポーラ・トランジ スタが動作できることである。 なおさらに別の利点は、多数個のセルを並列にしそれにより要求された出力負 荷容量を達成するように実施するのに、コンポーネントが比較的に単純であるこ とである。 本発明は、下記で好ましい実施例を用いそして添付図面を参照して、さらに説 明される。図面の説明 図１は、技術の現状による１個の垂直型バイポーラ・トランジスタＶＢＩＰ１ と２個の電界効果トランジスタＪＦＥＴ１、ＩＧＦＥＴ１の横断面図。 図２は、図１のトランジスタの回路図。 図３は、２個の横型バイポーラ・トランジスタＬＢＩＰ１、ＬＢＩＰ２と、２ 個の横型電界効果トランジスタＬＪＦＥＴ１、ＬＪＦＥＴ２と、１個の垂直型バ イポーラ・トランジスタＶＢＩＰ２と２個の電界効果トランジスタＶＪＦＥＴ２ 、ＩＧＦＥＴ２とを有する２個の寄生回路とを備えた、本発明によるコンポーネ ン ト領域の平面図。 図４は、図３のトランジスタのいくらか単純化された等価回路概要図。 図５は、図３の構造体の横断面図であって、ａは線Ａ−Ａに沿っての横断面図 、ｂは線Ｂ−Ｂに沿っての横断面図、ｃは線Ｃ−Ｃに沿っての横断面図。 図６は、図３の横型バイポーラ・トランジスタのベース領域の間の欠乏領域の 拡張を示した図。 図７は、本発明によるまた別の実施例の図。 図８は、本発明によるまた別の実施例のまた別の図。 図９は、図３のトランジスタ・デバイスの製造段階を示した図であって、ａは 初期の段階の図、ｂはａの次の段階の図、ｃはｂの次の段階の図、ｄはｃの次の 段階の図。 図１０は、利得を増しそしてトランジスタの動作モードを変える可能性とを増 すためのデバイスを備えた、図３による横型バイポーラ・トランジスタの横断面 図。 図１１は、横方向の延長部で部分的に動作する、バイポーラ・トランジスタの 横断面図。好ましい実施例 図１は、技術の現状に従い、並列に接続された２個の電界効果トランジスタＪ ＦＥＴ１およびＩＧＦＥＴ１と共に、直列に接続された垂直型ＮＰＮトランジス タＶＢＩＰ１の横断面図である。例えばシリコンのような半導体基板１は、二酸 化シリコンの電気的分離層２に酸化された上側表面を有する。層２の上に、単結 晶シリコンの比較的薄いディスク３が取り付けられる。この比較的薄いディスク ３は、トランジスタ・デバイスＶＢＩＰ１、ＪＦＥＴ１およびＩＧＦＥＴ１に対 する活性層である。この活性層は比較的低濃度の負キャリアを有する。この負キ ャリアは、図ではｎで示されている。単結晶ディスク３の中で、取り囲む部分４ ａおよび４ｂから分離層５により部品領域４の境界が定められる。分離層５は、 例えば、二酸化シリコンまたは逆バイアスされたＰＮ接合により得ることができ る。分離層５は、単結晶ディスク３の表面から分離層２にまで延長されており、 そしてトランジスタＶＢＩＰ１、ＪＦＥＴ１およびＩＧＦＥＴ１を完全に取り囲 んでいる。したがってコンポーネント領域４は、基板１および単結晶ディスク３ の取り囲む部分４ａおよび４ｂから電気的に完全に分離される。 トランジスタＶＢＩＰ１は正キャリアがドープされたベース領域Ｂを有する。 この正キャリアは、図ではｐで示されている。ベースＢは、外部との電気的接続 のための接続体領域Ｂ１を有する。そしてこの接続体領域は、正キャリアが多量 にドープされたＰ＋形の領域である。トランジスタＶＢＩＰ１はベース領域Ｂの 中に、エミッタＥ１を有する。エミッタＥ１は、負キャリアが多量にドープされ たＮ＋形領域である。コンポーネント領域４の中で、トランジスタＶＢＩＰ１は またコレクタ領域Ｋ１を有する。トランジスタＪＦＥＴ１はベース接続体Ｂ１と 共通であるゲート接続体Ｇ１を有し、そしてそのソース接続体Ｓ１はトランジス タＶＢＩＰ１のコレクタ領域Ｋ１と共通である。多量にドープされたｎ＋形領域 Ｄ１は、トランジスタＪＦＥＴ１のドレイン接続体を構成する。トランジスタＩ ＧＦＥＴ１はドレイン接続体Ｄ１とソース接続体Ｓ１に接続される。その際、ト ランジスタＪＦＥＴ１と並列に接続され、そしてこれらの並列接続体が垂直型ト ランジスタＶＢＩＰ１とカスケードに接続される。トランジスタＩＧＦＥＴ１の ゲート接続体は半導体基板１である。 コンポーネント領域４は、例えば二酸化シリコンである分離層６で被覆される 。分離層６は、外部との電気的接続のための開口部７を有する。これらの開口部 ７はそれぞれ、ベース接続領域Ｂ１、エミッタＥ１、およびドレイン領域Ｄ１と に接続される。半導体基板１はさらに、外部電気接続体８に接続される。これら の外部電気接続体の設計は周知であり、そして図面を不必要に複雑にしないため に、これらの接続体は図１には詳細には示されていない。 図２は、並列に接続された電界効果トランジスタＪＦＥＴ１およびＩＧＦＥＴ １と、それらにカスケードに接続された垂直型バイポーラＮＰＮトランジスタと の概要図である。ベース接続体Ｂ１はトランジスタＪＦＥＴ１のゲート接続体Ｇ １に接続され、そしてコレクタＫ１はソース領域Ｓ１に接続され、そしてトラン ジスタＩＧＦＥＴ１のゲート接続体Ｇ_subは半導体基板１に接続される。ベース 接続体Ｂ１と、エミッタＥ１と、ドレイン接続体Ｄ１と、半導体基板１とのおの おのは、それぞれの外部接続体８を有する。前記で説明したコンポーネントは、 本発明に対する接続体Ａ１〜Ａ４を備えた寄生群Ｔと考えることができる。図４ を見よ。 図１および図２のトランジスタＶＢＩＰ１は、ベース領域Ｂの下側表面にＰＮ 接合９を有する。外部接続体８に電圧Ｖ_D、Ｖ_E、Ｖ_B、Ｖ_subを接続することによ り、このＰＮ接合９を逆バイアスを加えそしてキャリアを欠乏状態にさせること ができる。ＰＮ接合９と分離層２との間の領域ＤＰ１は比較的に低いドープ・レ ベルを有し、そしてこの領域はまた比較的に小さな厚さを有する。したがって、 領域ＤＰ１の全体はキャリアが欠乏状態であり、ベース領域Ｂとドレイン領域Ｄ １との間の電圧の大きな部分は、比較的に長い距離Ｌにわたって分配される。そ の結果、欠乏領域ＤＰ１の中の電界強度Ｅ_Dは低い値が想定される。リサーフ技 術と比較せよ。この領域の中の電界強度は、約３×１０⁵Ｖ／ｃｍであるシリコ ンの臨界電界強度Ｅ_CR以下に保つことができ、そしてこの領域の中の電流Ｉの電 流雪崩を防止することができる。 領域ＤＰ１は、ほんの数ボルトのドレイン電圧Ｖ_Dでキャリアが欠乏状態にな る。このコンポーネント領域の中の電界強度の分布は、半導体基板１の電位Ｖ_{su b} により影響を受ける。このコンポーネント領域の中の電界強度の分布が原因と なって、あまりにも低い電位でドレイン接続体で雪崩ブレークスルーを起こすこ とがあり、またはあまりにも高い電位でエミッタとコレクタとの間で雪崩ブレー クスルーが起こることがある。 図３は、本発明による半導体デバイスの平面図である。この半導体デバイスは 、並列に接続された２個の横型バイポーラＮＰＮトランジスタＬＢＩＰ１および ＬＢＩＰ２と、並列に接続された２個の電界効果トランジスタＬＪＦＥＴ１およ びＬＪＦＥＴ２とを有する。このデバイスの中にまた、垂直型バイポーラＮＰＮ トランジスタＶＢＩＰ２と２個電界効果トランジスタＶＪＦＥＴ２およびＩＧＦ ＥＴ２を有する２個の寄生回路が生ずる。トランジスタＬＢＩＰ１、ＬＢＩＰ２ 、ＬＪＦＥＴ１およびＬＪＦＥＴ２だけが図３に示されていることに注意された い。残りのコンポーネントは、下記の図５ａに示されている。単結晶ディスク１ ２の中にコンポーネント領域１１が配置される。ここでコンポーネント領域は、 取り囲む部分から分離層１３により境界が定められる。この実施例では、分離層 １３ は例えば二酸化シリコン層により得られる。また別の分離層は、逆バイアスされ たＰＮ接合として得られる。 トランジスタＬＪＦＥＴ１およびＬＪＦＥＴ２は、負キャリアが多量にドープ されたドレイン領域Ｄ２ａを有する。この図では、ドレイン領域Ｄ２ａはｎ＋形 として示されている。バイポーラ・トランジスタの１つＬＢＩＰ１はさらに第１ ベース領域１４ａを有し、および第２バイポーラ・トランジスタＬＢＩＰ２は第 １ベース領域１４ａから分離された第１ベース領域１４ｂを有する。ここでベー ス領域１４ａおよび１４ｂのおのおのはそれぞれ、外部接続体８に対してベース 接続体領域Ｂ２ａおよびＢ２ｂを有する。これらの接続体領域のおのおのは、正 キャリアが多量にドープされたｐ＋形である。トランジスタＬＢＩＰ１およびＬ ＢＩＰ２のおのおのはそれぞれ、ベース領域１４ａ、１４ｂの中で、エミッタＥ ２ａおよびＥ２ｂを有する。これらのエミッタは、負キャリアが多量にドープさ れたｎ＋形である。ベース領域１４ａ、１４ｂのおのおのの中で、エミッタＥ２ ａ、Ｅ２ｂはベース接続体領域Ｂ２ａ、Ｂ２ｂのところに配置される。ベース接 続体領域Ｂ２ａ、Ｂ２ｂまたはドレイン領域Ｄ２ａのいずれもがそれぞれのベー ス領域のエミッタＥ２ａ、Ｅ２ｂの間に配置されないように、ベース領域１４ａ 、１４ｂがコンポーネント領域１１に並んで配置される。それぞれのベース領域 の中のベース接続体領域Ｂ２ａおよびＢ２ｂがそれぞれ、ベース領域のそれぞれ のエミッタＥ２ａ、Ｅ２ｂとドレイン領域Ｄ２ａとの間に配置されるように、ド レイン領域Ｄ２ａがベース領域１４ａおよび１４ｂの一方側に配置される。 ベース接続体Ｂ２ａ、Ｂ２ｂおよびエミッタＥ２ａ、Ｅ２ｂのおのおのは相互 に接続され、およびそれぞれの外部接続体８に接続される。ドレイン接続体Ｄ２ ａはまた、外部接続体８に接続される。ベース領域１４ａと１４ｂとの間の距離 は、少量のＮ形不純物が添加された共通コレクタ領域１５を生ずるのには十分に 大きいが、しかし電圧Ｖ_D2、Ｖ_B2、Ｖ_E2が外部接続体８に加えられる時、この共 通コレクタ領域を完全に欠乏状態にできる程には大きくない。 図４は、並列に接続された横型バイポーラ・トランジスタＬＢＩＰ１およびＬ ＢＩＰ２と、並列に接続された横型電界効果トランジスタＬＪＦＥＴ１およびＬ ＪＦＥＴ２と、電界効果トランジスタの共通ソース領域Ｓ２と一致するバイポー ラ・トランジスタの共通コレクタ領域Ｋ２とを示した概要図である。さらに、す べてのトランジスタのゲート接続体およびベース接続体が相互に接続される。横 型トランジスタＬＢＩＰ１、ＬＢＩＰ２、ＬＪＦＥＴ１およびＬＪＦＥＴ２と並 列に、多数個の寄生コンポーネントＰが接続される。これらには、図２にしたが って相互接続された２個の寄生群Ｔが含まれる。群のおのおののエミッタＡ１と 、ベース接続体Ａ２およびドレイン接続体Ａ３とが、横型トランジスタのそれぞ れのエミッタＥ２ａ、Ｅ２ｂと、ベース接続体Ｂ２ａ、Ｂ２ｂとドレイン接続体 Ｄ２ａとに相互に接続されるように、すべての群が接続される。さらに、群のお のおのの基板接続体Ａ４が半導体基板１６に接続される。ベース接続体Ｂ２ａ、 Ｂ２ｂ、エミッタＥ２ａ、Ｅ２ｂ、ドレイン接続体Ｄ２ａおよび半導体基板１６ のおのおのは、外部接続体８を有する。 図５ａ〜図５ｃは、半導体基板１６と、誘電的分離層１７と、単結晶シリコン の比較的に薄いディスク１２とを備えた、半導体本体を示した図３とは異なる３ 個の横断面図である。例えばシリコンである半導体基板１６は、二酸化シリコン の電気的分離層１７に酸化された上側表面を有する。層１７の上に、シリコンの 単結晶ディスク１２が取り付けられる。単結晶ディスク１２は、トランジスタ・ デバイスＬＢＩＰ１、ＬＢＩＰ２、ＬＪＦＥＴ１、ＬＪＦＥＴ２、ＶＢＩＰ２、 ＶＪＦＥＴ１およびＩＧＦＥＴ２の活性層を構成する。この活性層は、比較的に 低い濃度の負キャリアを有する。この負キャリアは、図ではｎで示されている。 単結晶ディスク１２の中において、コンポーネント領域１１が取り囲む部分１１ ａおよび１１ｂから分離層１３により境界が定められている。分離層１３は、単 結晶ディスク１２の表面から分離層１７まで延長されており、そしてトランジス タＬＢＩＰ１、ＬＢＩＰ２、ＬＪＦＥＴ１、ＬＪＦＥＴ２、ＶＢＩＰ２、ＶＪＦ ＥＴ１およびＩＧＦＥＴ２を完全に取り囲んでいる。この結果コンポーネント領 域１１は、基板１６および単結晶ディスク１２の取り囲む部分１１ａおよび１１ ｂから電気的に完全に分離される。 図５ａは、図３の線Ａ−Ａに沿った、横型トランジスタＬＢＩＰ１の２個のベ ース領域１４ａの１つを通る第１横断面の図である。ベース領域１４ａは正キャ リアでドープされ、そしてこの正キャリアは、図ではｐで示されている。前記で 説明したように、ベース領域１４ａは外部電気接続のための接続領域Ｂ２ａを有 する。この領域は、正キャリアが多量にドープされたＰ＋形である。トランジス タＬＢＩＰ１は、ベース領域１４ａの中に、エミッタＥ２ａを有する。エミッタ Ｅ２ａは、負キャリアが多量にドープされたｎ＋形である。コンポーネント領域 １１の中において、横型電界効果トランジスタＬＪＦＥＴ１はドレイン領域Ｄ２ ａを有し、および横型バイポーラ・トランジスタのベース接続体Ｂ２ａは電界効 果トランジスタＬＪＦＥＴ１に対しゲート接続体としての役割を果たす。残りの トランジスタＶＢＩＰ２、ＶＪＦＥＴ２およびＩＧＦＥＴ２は、図１に従うトラ ンジスタ回路を構成する。 コンポーネント領域１１は、例えば二酸化シリコンにより構成される分離層１ ８により被覆される。分離層１８は、外部電気接続体８のための開口部１９を有 する。これらはそれぞれ、ベース接続体領域Ｂ２ａおよびＢ２ｂと、エミッタＥ ２ａおよびＥ２ｂと、ドレイン領域Ｄ２ａとに接続される。半導体基盤１６はさ らに、外部電気接続体８に接続される。 図５ａのトランジスタＶＢＩＰ２は、ベース領域１４ａの下側表面にＰＮ接合 ２０を有する。外部接続体８に電圧Ｖ_D2、Ｖ_E2、Ｖ_B2、Ｖ_subを加えることによ り、ＰＮ接合２０を逆バイアスすることができ、そしてキャリアを欠乏状態にす ることができる。ＰＮ接合２０と分離層１７との間の領域２１は比較的に低いド ープ・レベルを有し、そしてまたこの領域は比較的に小さな厚さを有する。した がって、領域２１の全体はキャリアの欠乏した領域である。図１の先行技術と比 較されたい。 図５ｂは、図３の線Ｂ−Ｂに沿った、横型トランジスタのベース領域１４ａと １４ｂとの間の共通コレクタ領域１５の第２横断面の図である。ドレイン接続体 Ｄ２ａとベース接続体Ｂ２ａおよびＢ２ｂとの間の正の電位差が加わると、ベー ス領域１４ａと１４ｂとの間の共通コレクタ領域１５は欠乏状態になる。共通コ レクタ領域の中では、横型バイポーラ・トランジスタＬＢＩＰ１およびＬＢＩＰ ２のコレクタＫ２は、横型電界効果トランジスタＬＪＦＥＴ１およびＬＪＦＥＴ ２のソースＳ２と一致する。 図５ｃは、図３の線Ｃ−Ｃに沿った、２個のベース領域１４ａと１４ｂとそれ ぞれのベース領域のエミッタＥ２ａおよびＥ２ｂとの間の第３横断面の図である 。ベース領域の間には共通コレクタ領域１５が存在し、そしてそれぞれのベース 領域の下には、図５ａおよび図５ｂで説明されたような欠乏領域２１が存在する 。外部電気的接続体に電圧が加えられる時、この領域は欠乏状態になる。重要な ことは、そのエミッタ領域Ｅ２ａと共にベース領域１４ａの寸法を定める時、エ ミッタとベース領域の境界表面２２との間の共通コレクタの領域に向かう最短距 離ｄ１の上に集積された電荷が、エミッタとベース領域の下側表面２０との間の 最短距離ｄ２の上に集積された電荷よりも小さいことである。この集積された電 荷の値はグンメル（gummel）数？と呼ばれ、そして低いグンメル数はバイポーラ ・コンポーネントの高い利得を意味する。したがって、距離ｄ１にわたる横方向 のグンメル数Ｇ_latは、距離ｄ２にわたる垂直方向のグンメル数Ｇ_vertよりも小 さいと考えられる。 半導体デバイスの機能を変えないで、ベース領域の下側表面２０が分離層１７ と一致することができる。このことは、ベース領域１４ａおよび１４ｂのおのお のの下の欠乏領域２１がなくなることを意味する。また別の実施例は、ベース領 域の下側表面２０と分離層１７との間の距離が十分に大きく、それらの間の領域 が欠乏状態になることができない、すなわち、欠乏領域２１が分離層１７の全部 には延長されない。このことが可能であるために、この領域の中の早期の雪崩ブ レークスルーがコンポーネントの電圧耐久度を劣化させないように、ベースと分 離層との間の領域を十分に少量にドープしなければならない。 図６は横形トランジスタのベース領域１４ａと１４ｂの間の欠乏領域の横方向 の伸張を示した図である。この伸張は２つの段階で示される。第１段階の伸張２ ３は、それぞれのベース領域から共通コレクタ領域１５の中への方向に起こる。 第２段階の伸張２４は、ドレイン接続体Ｄ２ａに向って横に横断する方向に起こ る。 図７は本発明によるまた別の実施例の図であって、また別のベース領域１４ｃ が付加されている。この場合には共通コレクタ領域１５は、２つの分離された領 域に分割される。分割されたこれらの共通コレクタ領域は、隣接するベース領域 に共有される。 図１および図２によるまた別の寄生回路がこの新規なベース領域に対して得ら れるが、半導体デバイスの機能は変わらない。ベース領域を付加する利点は、さ らに大きな電流が、したがってさらに大きな電力が、この半導体デバイスを通っ て流れることができ、そして新規なベース領域のおのおのはモジューラ設計にお いて新規なセルと考えることができることである。 図８は本発明によるまた別の実施例の図であって、図３の半導体デバイスの対 称的配置の半導体デバイスをまた備えている。この場合、ベース領域２５ａおよ び２５ｂのおのおのは、２個のそれぞれのベース接続体Ｂ３ａ、Ｂ３ｂおよびＢ ３ｃ、Ｂ３ｄと、１個のそれぞれのエミッタＥ３ａ、Ｅ３ｂと、２個のドレイン 接続体Ｄ２ａおよびＤ２ｂとを有する。ベース領域２５ａ、２５ｂのおのおのに おいて、ベース接続体領域またはドレイン領域のいずれもがそれぞれのベース領 域のエミッタの間に配置されないように、エミッタＥ３ａ、Ｅ３ｂがベース接続 体領域Ｂ３ａ〜Ｂ３ｄの間に配置され、そしてこれらのベース領域がコンポーネ ント領域１１の中に並んで配置される。ベース接続体領域Ｂ３ａ〜Ｂ３ｄの１つ だけがそれぞれのベース領域のエミッタＥ３ａおよびＥ３ｂとドレイン領域Ｄ２ ａ、Ｄ２ｂのおのおのとの間に配置されるように、ドレイン領域Ｄ２ａ、Ｄ２ｂ のおのおのがベース領域２５ａおよび２５ｂの一方側に配置される。ベース接続 体、エミッタおよびドレイン接続体はおのおの個別に相互接続され、そしてそれ ぞれの外部接続体８に接続される。ベース領域の間の距離は十分に大きくて、ベ ース領域２５ａと２５ｂとの間に共通コレクタ領域２６が形成される。外部接続 体８に電圧Ｖ_D2、Ｖ_B2、Ｖ_E2が加えられる時、共通コレクタ領域２６は完全に欠 乏状態になることができる。 本発明のこの実施例は非常に小型の構造体を有し、それによりこの実施例は最 も有用な実施例となる。前記で説明したように、デバイスを流れることができる 電流を大きくするために、したがって電力を大きくすることができるために、こ のデバイスにさらに別のベース領域を接続することができる。 図９ａ〜図９ｄは、前記で説明したコンポーネントがどのようにして製造され るかを簡単に説明した図である。いわゆる「結合されたウエハ（bonded wafer） 」と呼ばれている素材の材料は、図９ａに示されているように、シリコ ンの基板１６と、分離用酸化物層１７と、単結晶ディスク１２とを有する。この ような結合されたウエハは、例えば、前記で引用した欧州出願中特許第ＲＰ 0 6 23 951 Ａ１号に記載されているようにして作成することができ、そして市販も されている。ディスク１２の上側表面がフォトレジスト層３１で被覆される。こ のフォトレジスト層３１に対して予め定められたパターンの露光が行われ、そし て現像されて、層の中に開口部３２が作成される。この開口部を通してのプラズ マ・エッチングにより、分離層１７に達するまでの深い凹部３３が作成される。 図９ｂに示されているように、凹部の側壁は二酸化シリコン層３４に酸化され、 そして凹部の残りの部分は多結晶シリコン３５で充填され、そしてフォトレジス ト層３１が除去される。その結果、コンポーネント領域１１の境界が定められる 。ディスク１２が、開口部３７を有する新しいフォトレジスト・マスク３６で被 覆される。これらの開口部を通して正の添加不純物のドープが行われ、それによ り図９ｃに示されたベース領域１４ａ〜１４ｃが得られる。マスク３６が除去さ れ、そしてまた別のフォトレジスト・マスク３８が取り付けられる。フォトレジ スト・マスク３８は開口部３９を有する。この開口部３９を通して、それぞれの ベース領域のエミッタＥ２ａ〜Ｅ２ｃとドレイン接触体Ｄ２ａ〜Ｄ２ｂとの負ド ープが行われる。マスク３８が除去され、そして新しいフォトレジスト・マスク を用いて、ベース接触体Ｂ２ａ〜Ｂ２ｄの多量の正ドープが行われる。この製造 段階は図には示されていない。後のフォトレジスト・マスクが除去され、そして 図９ｄに示されているように、ディスク１２の表面が分離用二酸化シリコン層１ ８に酸化される。この層１８は開口部４１を有するマスク４０で被覆される。こ の開口部を通してのエッチングにより、層１８の中に接続体開口部１９が作成さ れる。マスク４０が除去され、そして図には示されていない外部接続体と保護層 とを備えたコンポーネントが作成される。 図３に従い付随するトランジスタを備えた横型バイポーラ・トランジスタＬＢ ＩＰは前記で説明された。付随するエミッタＥ２およびベース接続体Ｂ２を備え たまた別のベース領域１４は、前記で説明したマスク層３６、３８および４０の 中に開口部を付加することにより、付加することができる。 図１０は、本発明のまた別の実施例の図である。この実施例はゲート４１を有 する。ゲート４１は、分離用二酸化シリコン層１８の上で、そしてベース領域１ ４ａと１４ｂとの間に配置される。ゲート４１は両方のベース領域の一部分と重 なり、したがって、ゲートの端部４２は共通コレクタ領域１５に最も近いエミッ タの境界表面４３と整合している。ゲートは外部電気接続体８に接続される、ま たはそれとは異なって、半導体デバイスのベース接続体Ｂ２ａ、Ｂ２ｂに接続さ れる。 例えば多結晶シリコンのゲートを付加することにより、２つの機能が達成され る。第１の機能は、エミッタＥ２ａ、Ｅ２ｂと共通コレクタ領域１５との間のベ ースの変調の可能性である。第２の機能は、共通コレクタ領域１５の電荷の変調 の可能性である。 第１の機能が原因となって２つの効果が生ずる。第１の効果は、0〜10000の範 囲内の利得の変調である。通常のバイポーラ・トランジスタは約100の利得で動 作する。第２の効果は、バイポーラ特性がＭＯＳ特性に変化するといった、半導 体デバイスの動作モードの変化である。この転換は、ゲートに加えられた電圧に 関係したベース電圧閾値により定められる。 第２の機能が原因となって、半導体デバイスは両方の動作モードにおいて低い オン抵抗値が得られるという効果が生ずる。 図１１は、横方向に部分的に動作する、半導体デバイスのさらに別の実施例の 図である。単結晶ディスク１２は、半導体デバイスの活性層を構成する。この単 結晶ディスクの中で、前記で説明した分離層１３により、コンポーネント領域１ １が取り囲む部分１１ａおよび１１ｂから境界が定められる。この分離層は、単 結晶ディスクの表面から下側の層まで延長される。この下側の層は、例えば、分 離層または半導体材料を構成することができる。 半導体デバイスは、２個の横型バイポーラ・トランジスタＬＢＩＰ３およびＬ ＢＩＰ４と、２個の垂直型電界効果トランジスタＶＪＦＥＴ３およびＶＪＦＥＴ ４とを有する。図面には示されていないけれども、さらに多数個の寄生回路が存 在する。電界効果トランジスタＶＪＦＥＴ３およびＶＪＦＥＴ４は、埋め込まれ たドレイン領域４５に接続されたドレイン接続体Ｄ４を有する。埋め込まれたド レイン領域４５は、多量の負キャリアがドープされた領域ｎ＋である。横型トラ ンジスタのおのおのはベース領域４６ａおよび４６ｂを有する。ベース領域４６ ａおよび４６ｂは、正キャリアがドープされた領域ｐである。ベース領域のおの おのは、それぞれ、相互に接続された埋込みベース４７ａおよび４７ｂと共にベ ース接続体Ｂ４ａおよびＢ４ｂを有する。埋め込まれたベース４７ａおよび４７ ｂは、正キャリアがドープされた領域ｐ＋である。ベース領域のおのおのの中に は、それぞれ、エミッタＥ４ａおよびＥ４ｂが存在する。エミッタＥ４ａおよび Ｅ４ｂは、多量の負キャリアがドープされた領域ｎ＋である。 コンポーネント領域は分離層１８により被覆される。分離層１８は、外部電気 接続体８のための開口部１９を有する。これらは、それぞれのベース接続体Ｂ４ ａおよびＢ４ｂと、エミッタＥ４ａおよびＥ４ｂと、ドレイン接続体Ｄ４とに接 続される。ベース領域４６ａおよび４６ｂのおのおのの中には、埋込みベース４ ７ａおよび４７ｂがそれぞれ、ベース領域の中の凹部のエミッタの下に配置され る。ベース領域はコンポーネント領域１１の中に並んで配置される。ここで、共 通コレクタ領域４８が作成されるように、ベース接続体Ｂ４ａおよびＢ４ｂはそ れぞれの埋込みベースに接続される。横型バイポーラ・トランジスタのコレクタ Ｋ４は、垂直型電界効果トランジスタのソースＳ４と一致する。ベース領域のベ ース接続体Ｂ４ａおよびＢ４ｂのいずれもが前記エミッタと共通コレクタ領域４ ８との間に配置されないように、エミッタＥ４ａおよびＥ４ｂがそれぞれのベー ス領域の中に配置される。 この半導体デバイスの機能は、原理的には、図５ａ〜図５ｃおよび図６で説明 したのと同じである。同様に、共通コレクタ領域の欠乏状態は、ここでは２つの 段階で起こる。第１段階４９は、それぞれのベース領域から共通コレクタ領域４ ８の中への方向に起こる。これら２つの欠乏領域が出合う時、結合が起こりそし て方向が変わり、そして第２段階５０において、共通コレクタ領域４８からドレ イン領域４５への方向に起こる。 ドレイン接続体Ｄ４は半導体デバイスが動作するのに必ずしも必要ではないが 、しかし埋込みドレイン領域４５は分離層１３から全体にわって広がることがで きる。外部接続体８への接続に対する多量に負にドープされた端部を有して、埋 込みドレイン領域４５を設計することができる。 また別の可能性は、外部電気接続体８の接続により、ドレイン領域４５をコン ポーネント領域１１の表面に接続できることである。けれども、接続体８と埋込 みドレイン領域４５との間の抵抗値が高いことにより、機能はわずかに劣る。同 様にして、ベース接続体Ｂ４ａおよびＢ４ｂを省略することができる。 図１１のデバイスは、図１０で説明された機能と自然に組み合わせることがで きる。図１０では、ベース領域のエミッタの間の分離層１８の上にゲートが配置 されている。第１の機能である利得変調および動作モードの変更は、このことに 関して同様に機能するが、しかし第２の機能の効果である低いオン抵抗値は、第 ２段階の欠乏領域の伝搬方向が横断する方向の横方向に起こるためにわずかに小 さい。 説明された横型バイポーラ・トランジスタＬＢＩＰはＮＰＮトランジスタであ るが、しかし本発明の範囲内においてＰＮＰトランジスタもまた可能であること は明らかである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，Ｆ Ｉ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ， ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，Ｍ Ｗ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ， ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims (1)

1. 【特許請求の範囲】 1. 比較的に低い濃度の第１形（ｎ形）の添加不純物を有しそして活性層１２ の中の上側表面を備えた半導体材料のコンポーネント領域１１と、 取り囲んでいる活性層１１ａ、１１ｂに向かってコンポーネント領域のまわり に延長された電気的に境界を定める分離層１３と、 コンポーネント領域１１の中に、少なくとも１個の半導体コンポーネントＬＢ ＩＰ１、ＬＢＩＰ２、ＬＪＦＥＴ１、ＬＪＦＥＴ２のための凹部トランジスタ領 域と、 コンポーネント領域の中の少なくとも３個の電気接続体８と、 を有し、高いブレークスルー電圧を有する活性層１２の中に、小さな電界強度を 有する少なくとも１個の欠乏領域を備えた、半導体デバイスであって、 コンポーネント領域１１の中に、第１型（ｎ形）の添加不純物とは反対の型の 第２型（ｐ形）の添加不純物を比較的に低い濃度で有する少なくとも２個の分離 された凹部ベース領域１４ａ、１４ｂをデバイスが有すること、および凹部ベー ス領域がコンポーネント領域の前記上側表面から延長されていることと、 コンポーネント領域の残りの部分から凹部ベース領域１４ａ、１４ｂの境界を 定めているそれぞれの表面にデバイスがＰＮ接合２０、２２を有することと、 コンポーネント領域の前記残りの部分の中に配置された第１型（ｎ＋形）の添 加不純物を高い濃度で有する少なくとも１個のドレイン接続体Ｄ２ａをデバイス が有すること、および前記ドレイン接続体が第１の電気接続体８と接続されるこ とと、 第１型の添加不純物が多量にドープされた領域（ｎ形）でありそして第２の電 気接続体８に接続されたエミッタ領域Ｅ２ａ、Ｅ２ｂを、それぞれのベース領域 １４ａ、１４ｂが取り囲むことと、 少なくとも１個のベース接続体領域Ｂ２ａ、Ｂ２ｂがそれぞれのベース領域１ ４ａ、１４ｂの中に配置されること、および前記ベース接続体領域が第２型の添 加不純物が多量にドープされた領域（ｐ＋形）であることおよび前記ベース接続 体領域が第３の電気接続体８に接続されることと、 コンポーネント領域１１の上側表面の隣接する２個のベース領域１４ａ、１４ ｂの間に少なくとも１個の共通コレクタ領域１５が配置されること、およびドレ イン接続体Ｄ２ａとベース接続体Ｂ２ａ、Ｂ２ｂとの間の電位の予め定められた 差で前記コレクタ領域が少なくとも横の延長方向２３に完全に欠乏状態にあるこ とと、 を特徴とする、前記半導体デバイス。 2. 請求項１記載の高いブレークスルー電圧を有する半導体デバイスであって 、２つの相互に隣接するベース領域のエミッタ領域Ｅ２ａ、Ｅ２ｂの間の領域が ベース接続体Ｂ２ａ、Ｂ２ｂおよびドレイン接続体Ｄ２ａから自由であるように ベース領域１４ａ、１４ｂが配置されることと、エミッタ領域の１つと共通コレ クタ領域１５との間の横方向距離ｄ１にわたって集積された電荷Ｇ_latが前記エ ミッタ領域の下側表面からベース領域の下側表面２０までの垂直距離ｄ２にわた り集積された電荷Ｇ_vertよりも小さいこととを特徴とする、前記半導体デバイス 。 3. 請求項１または請求項２に記載された高いブレークスルー電圧を有する半 導体デバイスであって、半導体基板１６からコンポーネント領域１１の下側表面 の境界を定めている誘電体分離層１７に接する下側層を活性層１２が有すること と、ドレイン接続体Ｄ２ａがコンポーネント領域の上側表面から延長された凹部 領域を有することと、それぞれのベース領域１４ａ、１４ｂの中のベース接続体 Ｂ２ａ、Ｂ２ｂのただ１つだけがエミッタ領域Ｅ２ａ、Ｅ２ｂとドレイン接続体 Ｄ２ａとの間に配置されるようにドレイン接続体Ｄ２ａがベース領域の側に配置 されることとを特徴とする、前記半導体デバイス。 4. 請求項１または請求項２に記載された高いブレークスルー電圧を有する半 導体デバイスであって、活性層１２の下側表面と下の層４４との近くに配置され た埋込み領域４５をドレイン接続体Ｄ４が有することと、前記埋込み領域がベー ス領域４６ａ、４６ｂの下に配置されることと、エミッタ領域とそれぞれのベー ス領域に対する埋込み領域との間に前記ベース接続体が配置されるようにそれぞ れのベース領域の中のベース接続体Ｂ４ａ、Ｂ４ｂがエミッタＥ４ａ、Ｅ４ｂの 下に配置されることとを特徴とする、前記半導体デバイス。 5. 請求項４記載の高いブレークスルー電圧を有する半導体デバイスであって 、下の層４４が誘電体分離層であることを特徴とする、前記半導体デバイス。 6. 請求項４記載の高いブレークスルー電圧を有する半導体デバイスであって 、下の層４４が半導体基板であることを特徴とする、前記半導体デバイス。 7. 外部接続体に電圧を加える段階と、 第１段階２３、４９において、２つの相互に隣接するベース領域の間のＰＮ接 合から伝搬する方向におよびさらにコンポーネント領域の上側表面の表面領域の 中の横方向に、共通コレクタ領域１５が欠乏状態になる段階と、 第２段階２４、５０において、第１伝搬方向２３、４９に対して横の方向でド レイン接続体に向かう方向に、共通コレクタ領域が欠乏状態になる段階と、 を有することを特徴とする、第１項または第２項に記載された高いブレークスル ー電圧を有する半導体デバイスに関する方法。 8. 請求項７記載の高いブレークスルー電圧を有する半導体デバイスに関する 方法において、第２段階２４の欠乏状態がコンポーネント領域の上側表面の表面 領域の中の横方向に実行されることを特徴とする、前記方法。 9. 請求項７記載の高いブレークスルー電圧を有する半導体デバイスに関する 方法において、第２段階５０の欠乏状態がコンポーネント領域の上側表面の表面 領域の中の垂直方向に実行されることを特徴とする、前記方法。