CN102403321A - 半导体装置及制备方法 - Google Patents
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Abstract
用于缩短SOIPN结二极管反向恢复时间的半导体装置，属于PN二极管技术领域。该发明提供SOIPN结二极管串联链，其中二极管的制备方式有背靠背与单阱两种。通过SOIPN结二极管串联结构的应用，可以有效的缩短其反向恢复时间。
Description
技术领域
本发明涉及PN二极管设计技术领域，尤其涉及一种用来缩短SOI PN结二极管反向恢复时间的半导体装置。
背景技术
现代电子技术中广泛使用PN结作为整流、开关及其他用途的器件，半导体微波器件及光电器件的基本结构也是PN结，同时，PN结也是双极型晶体管、可控硅整流器和场效应晶体管的基本组成部分，所以PN结在现在电子技术中起着十分重要的作用。理想的PN结二极管，即图1或图2中的器件，它的重要的性质是它的整流效应，即正向导通反向截止。图3中是现有技术PN结二极管反向特性曲线。当t小于0时候，PN结二极管处于正向导通状态，当t=0的时刻，PN结二极管两端电压为反向，从图上可得知，PN结二极管的电流由原来恒定的正向If逐渐减少至0，然后电流变为反向电流，从0开始反向增加至一个反向电流的峰值Ir，接着反向电流逐步降低直至趋于恒定，且此时反向电流值很小，器件表现为截止。从器件角度解释，PN结二极管正向偏置时候，电子从N区注入到P区，空穴从P区注入到N区。少数载流子一旦注入，便吸引多数载流子导致PN结内的电荷积累，即等量的过剩电子电荷和过剩空穴电荷的存储。当结上外加偏压突然反向时，这些存储电荷不能立即去除，即需要经过一定时间PN结才能达到反偏状态，这个时间为反向恢复时间，即图3中的trr。
在SOI衬底上制备PN结二极管，通常情况下在SOI衬底上制备单一的二极管以供器件的工作需求，但实际上单一工作的二极管存在许多缺点，包括器件反向恢复时间长，产生的功耗大，易产生逻辑电路中的信号紊乱等，为了解决上述缺点，现有技术提出了一些解决方法，如在二极管内掺入其他可以引入复合中心的杂质元素，如金，可以缩短器件的反向恢复时间，且效果确实明显，但是引入这些杂质的成本较高，工艺复杂；又如将二极管接受辐照，也可以缩短器件的反向恢复时间，但工艺过于复杂，且成本较高。本发明是在综合对比分析以上方法的基础上，提出一种半导体装置，将原来单一使用的SOI PN结二极管换成两个或者两个以上SOI PN结二极管串联工作的半导体装置。
发明内容
本发明要解决的技术问题是，为了缩短SOI PN二极管的反向恢复时间，同时避免采用现有技术所带来的缺点，提供一种半导体装置用以缩短SOI PN结二极管反向恢复时间。
为解决上述技术问题，本发明提供一种半导体装置，用于缩短SOI PN结二极管反向恢复时间，包括：
一SOI材料衬底，包括一硅衬底，一埋氧层和一顶层硅层；
多个PN结二极管结构，上述多个PN结二极管结构位于顶层硅层内，上述多个PN结二极管结构采用串联连接。
上述PN结二极管采用P型掺杂区和N型掺杂区背靠背相连形成。
上述PN结二极管采用单阱工艺制作，即在N型掺杂区内制作P阱或在P型掺杂区内制作N阱。
上述SOI材料衬底为全耗尽型SOI衬底或部分耗尽型SOI衬底。
为解决上述技术问题，本发明还提供一种上述半导体装置的制备方法，步骤包括：
a）提供一SOI材料衬底；
b）在SOI材料衬底的顶层硅层内形成一具有第一导电类型的第一掺杂区；
c）在第一掺杂区内形成一具有第二导电类型的第二掺杂区；
d）在SOI材料衬底的顶层硅层内形成一具有第一导电类型的第三掺杂区；
e）在第三掺杂区内形成一具有第二导电类型的第四掺杂区；
f）采用导线将第一掺杂区与第四掺杂区之间或第二掺杂区与第三掺杂区之间相连接。
上述第一掺杂区和第三掺杂区之间采用STI隔离。
上述第一导电类型为N型，上述第二导电类型为P型；或上述第一导电类型为P型，上述第二导电类型为N型。
上述SOI材料衬底为全耗尽型SOI衬底或部分耗尽型SOI衬底。
为解决上述技术问题，本发明还提供一种上述半导体装置的制备方法，步骤包括：
a）提供一SOI材料衬底；
b）在SOI材料衬底的顶层硅层内形成一具有第一导电类型的第一掺杂区；
c）在SOI材料衬底的顶层硅层内形成一紧邻第一掺杂区的具有第二导电类型的第二掺杂区；
d）在SOI材料衬底的顶层硅层内形成一紧邻第二掺杂区，且远离第一掺杂区的具有第一导电类型的第三掺杂区；
e）在SOI材料衬底的顶层硅层内形成一紧邻第三掺杂区，且远离第二掺杂区的具有第二导电类型的第四掺杂区；
f）采用导线将第二掺杂区与上述第三掺杂区之间或第一掺杂区与第四掺杂区之间相连接。
上述第一掺杂区、第二掺杂区、第三掺杂区和第四掺杂区位于同一水平高度。
上述第一导电类型为N型，上述第二导电类型为P型；或上述第一导电类型为P型，上述第二导电类型为N型。
上述SOI材料衬底类型为全耗尽型SOI衬底或部分耗尽型SOI衬底。
尤其当SOI材料衬底采用全耗尽型SOI衬底时，该半导体装置的寄生电容效应减少，从而降低器件功耗。
本发明的优点在于是将原来单一使用的SOI PN结二极管换成两个或者两个以上串联工作的SOI PN结二极管。通过串联，巧妙的增加复合中心，从而增加了复合效率，缩短了反向恢复时间，又避免了漏电增加及正向电压的增加。同时经过计算以及实验的测量分析，结果表明本发明具有缩短SOI PN结二极管反向恢复时间的效果。因此本发明克服了上述单一二极管工作的缺点，并且制备方法简单，工艺与现有工艺兼容，减少电容，该方法的成本相对低，具备很强的可实施性，将反向恢复时间尽可能地减小。
附图说明
图1是现有技术中单个PN结二极管电路特性符号示意图；
图2是现有技术单个PN结二极管简化模型示意图；
图3是现有技术PN结二极管反向特性曲线图；
图4是本发明提供的SOI PN结二极管串联电路特性符号示意图；
图5A-8B是本发明提供的SOI PN结二极管串联结构八个实施例结构剖面图。
具体实施方式
下面结合附图对本发明提供的半导体装置的具体实施方式做详细说明。
图4所示为本发明提供的SOI PN结二极管串联电路特性符号示意图。通过串联，巧妙的增加复合中心，从而增加了复合效率，缩短了反向恢复时间。
图5A所示为本发明提供的第一实施例结构剖面图，本实施例采用全耗尽型SOI PN结单阱串联结构，包括硅衬底100，埋氧层101，以及具有第一导电类型的顶层硅层104。在上述SOI PN结串联结构的两端，均作了STI结构105隔离。其中，每个PN结二极管是通过在一具有第一导电类型的顶层硅层104中形成一具有第二导电类型的掺杂阱区103而实现的，该掺杂阱区103的横向尺寸以及纵向尺寸均小于上述顶层硅层104。各个PN结二极管之间均采用STI结构105隔离。利用导线将每个PN二极管串联形成PN二极管串联链。作为可选的技术方案，导线从一PN结二极管的顶层硅层104引出，连到紧邻的一PN结二极管的掺杂区103，如此反复连接，形成PN结二极管串联链，而且每个PN结二极管的顶层硅层104或掺杂区103的导线只能引出一次。上述第一导电类型为P型或N型，上述第二导电类型为N型或P型。
图5B所示为本发明提供的第二实施例结构剖面图，本实施例采用全耗尽型SOI PN结单阱串联结构，包括硅衬底100，埋氧层101，以及具有第一导电类型的顶层硅层104。在上述SOI PN结串联结构的两端，均作了STI结构105隔离。其中，每个PN结二极管是通过在一具有第一导电类型的顶层硅层104中形成一具有第二导电类型的掺杂区103而实现的，该掺杂阱区103的横向尺寸以及纵向尺寸均小于上述顶层硅层104。各个PN结二极管之间没有采用STI结构105隔离。利用导线将每个PN二极管串联形成PN二极管串联链。作为可选的技术方案，导线从一PN结二极管的顶层硅层104引出，连到紧邻的一PN结二极管的掺杂区103，如此反复连接，形成PN结二极管串联链，而且每个PN结二极管的顶层硅层104或掺杂区103的导线只能引出一次。上述第一导电类型为P型或N型，上述第二导电类型为N型或P型。
图6A所示为本发明提供的第三实施例结构剖面图，本实施例采用全耗尽型SOI PN结背靠背串联结构，包括硅衬底100，埋氧层101，以及具有第一导电类型的顶层硅层104。在上述SOI PN结串联结构的两端，均作了STI结构105隔离。其中，每个PN结二极管是通过在一具有第一导电类型的顶层硅层104和一具有第二导电类型的掺杂区103形成背靠背接触的结构而实现的。各个PN结二极管之间均采用STI结构105隔离。利用导线将每个PN二极管串联形成PN二极管串联链。作为可选的技术方案，导线从一PN结二极管的顶层硅层104引出，连到紧邻的一PN结二极管的掺杂区103，如此反复连接，形成PN结二极管串联链，而且每个PN结二极管的顶层硅层104或掺杂区103的导线只能引出一次。上述第一导电类型为P型或N型，上述第二导电类型为N型或P型。
图6B所示为本发明提供的第四实施例结构剖面图，本实施例采用全耗尽型SOI PN结背靠背串联结构，包括硅衬底100，埋氧层101，以及具有第一导电类型的顶层硅层104。在上述SOI PN结串联结构的两端，均作了STI结构105隔离。其中，每个PN结二极管是通过在一具有第一导电类型的顶层硅层104和一具有第二导电类型的掺杂区103形成背靠背接触的结构而实现的。各个PN结二极管之间没有采用STI结构105隔离。利用导线将每个PN二极管串联形成PN二极管串联链。作为可选的技术方案，导线从一PN结二极管的顶层硅层104引出，连到紧邻的一PN结二极管的掺杂区103，如此反复连接，形成PN结二极管串联链，而且每个PN结二极管的顶层硅层104或掺杂区103的导线只能引出一次。上述第一导电类型为P型或N型，上述第二导电类型为N型或P型。
图7A所示为本发明提供的第五实施例结构剖面图，本实施例采用部分耗尽型SOI PN结单阱串联结构，包括硅衬底100，埋氧层101，体区层102，以及具有第一导电类型的顶层硅层104。在上述SOI PN结串联结构的两端，均作了STI结构105隔离。其中，每个PN结二极管是通过在一具有第一导电类型的顶层硅层104中形成一具有第二导电类型的掺杂阱区103而实现的，该掺杂阱区103的横向尺寸以及纵向尺寸均小于上述顶层硅层104。各个PN结二极管之间均采用STI结构105隔离。利用导线将每个PN二极管串联形成PN二极管串联链。作为可选的技术方案，导线从一PN结二极管的顶层硅层104引出，连到紧邻的一PN结二极管的掺杂区103，如此反复连接，形成PN结二极管串联链，而且每个PN结二极管的顶层硅层104或掺杂区103的导线只能引出一次。上述第一导电类型为P型或N型，上述第二导电类型为N型或P型。
图7B所示为本发明提供的第六实施例结构剖面图，本实施例采用部分耗尽型SOI PN结单阱串联结构，包括硅衬底100，埋氧层101，体区层102，以及具有第一导电类型的顶层硅层104。在上述SOI PN结串联结构的两端，均作了STI结构105隔离。其中，每个PN结二极管是通过在一具有第一导电类型的顶层硅层104中形成一具有第二导电类型的掺杂区103而实现的，该掺杂阱区103的横向尺寸以及纵向尺寸均小于上述顶层硅层104。各个PN结二极管之间没有采用STI结构105隔离。利用导线将每个PN二极管串联形成PN二极管串联链。作为可选的技术方案，导线从一PN结二极管的顶层硅层104引出，连到紧邻的一PN结二极管的掺杂区103，如此反复连接，形成PN结二极管串联链，而且每个PN结二极管的顶层硅层104或掺杂区103的导线只能引出一次。上述第一导电类型为P型或N型，上述第二导电类型为N型或P型。
图8A所示为本发明提供的第七实施例结构剖面图，本实施例采用部分耗尽型SOI PN结背靠背串联结构，包括硅衬底100，埋氧层101，体区层102，以及具有第一导电类型的顶层硅层104。在上述SOI PN结串联结构的两端，均作了STI结构105隔离。其中，每个PN结二极管是通过在一具有第一导电类型的顶层硅层104和一具有第二导电类型的掺杂区103形成背靠背接触的结构而实现的。各个PN结二极管之间均采用STI结构105隔离。利用导线将每个PN二极管串联形成PN二极管串联链。作为可选的技术方案，导线从一PN结二极管的顶层硅层104引出，连到紧邻的一PN结二极管的掺杂区103，如此反复连接，形成PN结二极管串联链，而且每个PN结二极管的顶层硅层104或掺杂区103的导线只能引出一次。上述第一导电类型为P型或N型，上述第二导电类型为N型或P型。
图8B所示为本发明提供的第八实施例结构剖面图，本实施例采用部分耗尽型SOI PN结背靠背串联结构，包括硅衬底100，埋氧层101，体区层102，以及具有第一导电类型的顶层硅层104。在上述SOI PN结串联结构的两端，均作了STI结构105隔离。其中，每个PN结二极管是通过在一具有第一导电类型的顶层硅层104和一具有第二导电类型的掺杂区103形成背靠背接触的结构而实现的。各个PN结二极管之间没有采用STI结构105隔离。利用导线将每个PN二极管串联形成PN二极管串联链。作为可选的技术方案，导线从一PN结二极管的顶层硅层104引出，连到紧邻的一PN结二极管的掺杂区103，如此反复连接，形成PN结二极管串联链，而且每个PN结二极管的顶层硅层104或掺杂区103的导线只能引出一次。上述第一导电类型为P型或N型，上述第二导电类型为N型或P型。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (12)
1.一种半导体装置，用于缩短SOI PN结二极管反向恢复时间，其特征在于，包括：
一SOI材料衬底，包括一硅衬底，一埋氧层和一顶层硅层；
多个PN结二极管结构，所述多个PN结二极管结构位于顶层硅层内，所述多个PN结二极管结构采用串联连接。
2.根据权利要求1所述的半导体装置，其特征在于，所述PN结二极管采用P型掺杂区和N型掺杂区背靠背相连形成。
3.根据权利要求1所述的半导体装置，其特征在于，所述PN结二极管采用单阱工艺制作，即在N型掺杂区内制作P阱或在P型掺杂区内制作N阱。
4.根据权利要求1所述的半导体装置，其特征在于，所述SOI材料衬底为全耗尽型SOI衬底或部分耗尽型SOI衬底。
5.一种如权利要求1所述半导体装置的制备方法，其特征在于，步骤包括：
a）提供一SOI材料衬底；
b）在SOI材料衬底的顶层硅层内形成一具有第一导电类型的第一掺杂区；
c）在第一掺杂区内形成一具有第二导电类型的第二掺杂区；
d）在SOI材料衬底的顶层硅层内形成一具有第一导电类型的第三掺杂区；
e）在第三掺杂区内形成一具有第二导电类型的第四掺杂区；
f）采用导线将第一掺杂区与第四掺杂区之间或第二掺杂区与第三掺杂区之间相连接。
6.根据权利要求5所述半导体装置的制备方法，其特征在于，所述第一掺杂区和第三掺杂区之间采用STI隔离。
7.根据权利要求5所述半导体装置的制备方法，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型；或所述第一导电类型为P型，所述第二导电类型为N型。
8.根据权利要求5所述半导体装置的制备方法，其特征在于，所述SOI材料衬底为全耗尽型SOI衬底或部分耗尽型SOI衬底。
9.一种如权利要求1所述半导体装置的制备方法，其特征在于，步骤包括：
a）提供一SOI材料衬底；
b）在SOI材料衬底的顶层硅层内形成一具有第一导电类型的第一掺杂区；
c）在SOI材料衬底的顶层硅层内形成一紧邻第一掺杂区的具有第二导电类型的第二掺杂区；
d）在SOI材料衬底的顶层硅层内形成一紧邻第二掺杂区，且远离第一掺杂区的具有第一导电类型的第三掺杂区；
e）在SOI材料衬底的顶层硅层内形成一紧邻第三掺杂区，且远离第二掺杂区的具有第二导电类型的第四掺杂区；
f）采用导线将第二掺杂区与所述第三掺杂区之间或第一掺杂区与第四掺杂区之间相连接。
10.根据权利要求9所述的半导体装置的制备方法，其特征在于，所述第一掺杂区、第二掺杂区、第三掺杂区和第四掺杂区位于同一水平高度。
11.根据权利要求9所述半导体装置的制备方法，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型；或所述第一导电类型为P型，所述第二导电类型为N型。
12.根据权利要求9所述半导体装置的制备方法，其特征在于，所述SOI材料衬底类型为全耗尽型SOI衬底或部分耗尽型SOI衬底。
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| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20120404 |