KR930003062B1 - 반도체 집적회로 - Google Patents

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KR930003062B1
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히로시 모모세
고지 마키타
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체 집적회로
제 1 도는 본 발명의 제 1 실시예에 따른 구조를 갖춘 반도체집적회로의 평면도.
제 2 도는 제 1 도의 A-A'선에 따른 단면도.
제 3 도는 본 발명의 제 1 실시예에 따른 구조를 갖춘 반도체집적회로의 등가회로도.
제 4 도는 본 발명의 제 2 실시예에 따른 구조를 갖춘 반도체집적회로의 평면도.
제 5 도는 종래의 실시예에 따른 구조를 갖춘 반도체집적회로의 평면도.
제 6 도는 제 5 도의 B-B'선에 따른 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : p형 반도체기판 1' : p형 에피텍셜층
2 : n형 웰영역 3 : n+형 컬렉터보상확산층
4 : 소오스 5 : 게이트전극
6, 6' : p형 확산영역 7 : 드레인
8 : 필드절연막 9 : 베이스
10 : n+형 확산영역(에미터) 11, 12, 13 : 접속구멍
14 : 게이트접속영역 14' : 접속구멍
15 : 에미터전극 16 : 컬렉터전극
17 : 소오스전극 18 : n+형 매립확산층
19 : 게이트절연막 20 : 절연막
101 : p형 반도체기판 101' : p형 에피텍셜층
102 : n형 웰영역 103 : n+형 컬렉터보상확산층(컬렉터)
104, 104' : 소오스 105, 105' : 게이트전극
106, 106', 106" : p형 확산영역107, 107" : 드레인
108 : 필드절연막 109 : 베이스
110 : n+형 확산영역(에미터) 111, 112, 113 : 접속구멍
114 : 게이트접속영역 114' : 접속구멍
115 : 에미터전극 116 : 컬렉터전극
117 : 소오스전극 118 : n+형 매립확산층
119 : 게이트절연막 120 : 절연막
201 : p형 반도체기판 202 : n형 웰영역
203 : n+형 컬렉터보상확산층 204 : 소오스
205 : 게이트전극 206, 206' : p형 확산영역
207 : 드레인 209 : 베이스
210 : n+형 확산영역 (에미터) 211, 212, 213 : 접속구멍
214 : 게이트접속영역 214' : 접속구멍
[산업상의 이용분야]
본 발명은 반도체집적회로에 관한 것으로, 특히 바이폴라 트랜지스터와 MOSFET가 혼재된 Bi-CMOS를 구성하는 반도체집적회로에 관한 것이다.
[종래의 기술과 그 문제점]
종래, 바이폴라트랜지스터와 MOSFET가 혼재되어 Bi-CMOS를 구성하는 반도체집적회로에서는 바이폴라트랜지스터의 베이스와 MOSFET의 드레인이 동일한 불순물확산영역에 형성되어 있는 바, 이하 도면을 참조해서 바이폴라트랜지스터의 베이스와 MOSFET의 드레인이 일체로 형성된 구조를 갖춘 반도체집적회로에 대해 설명한다. 제 5 도는 종래 베이스와 드레인이 일체로 형성되어 있는 반도체집적회로의 평면도, 제 6 도는 제 5 도에 도시된 B-B'선에 따른 단면도로서, 이 제 5 도와 제 6 도에는 npn형 바이폴라트랜지스터와 p챈널형 MOSFET로 형성된 반도체집적회로의 구조가 도시되어 있다.
먼저, 제 5 도에 도시된 바와 같이 예컨대 p형 반도체기판(1)내에는 n형 웰영역(2)이 형성되어 있는 바,이 n형 웰영역(2)은 npn형 바이폴라트랜지스터의 컬렉터로서 작용하게 된다. 또, 이 n형 웰영역(2)에는 불순물농도를 높게 한 n+형 컬렉터 보상확산층(3)이 설치되어 있으면서, 이 n+형 컬렉터보상확산층(3)에 대해서는 제 6 도에 도시된 절연막(20)을 통해 접속구멍 (12)이 형성되어 있다. 더욱이, 상기 n형 웰영역(2)에는 그 n형 웰영역(2)과는 반대도전형인 p형 확산영역(6,6')이 형성되어 있는 데, 이 p형 확산영역 (6, 6')중 p형 확산영역(6')은 p챈널 MOSFET의 소오스(4)로서 작용하게 되면서, 이 p형 확산영역(6')에 대해서는 제 6 도에 도시된 상기 절연막(20)을 통해 접속구멍(13)이 형성되어 있는 한편, 상기 p형 확산영역(6)에는 p챈널 MOSFET의 드레인(7)과 npn형 바이폴라트랜지스터의 베이스(9)로서 작용하는 2개의 영역이 존재하고 있다. 또 상기 영역중 상기 베이스(9)의 영역에는 n+형 확산영역(10)이 형성되어 있는 데, 이 n형 확산영역(10)은 npn형 바이폴라트랜지스터의 에미터로서 작용하게 되면서, 그 n+형 확산영역(10)에 대해서는 제 6 도에 도시된 절연막(20)을 통해 접속구멍(11)이 형성되어 있다. 그리고, 상기 p형 확산영역(6)과 p형확산영역(6') 사이의 챈널영역상에는 제 6 도에 도시된 게이트절연막(19)을 매개해서 게이트전극(5)이 형성되어 있음과 더불어, 그 게이트전극(5)에는 약간 면적이 넓은 게이트접속영역(14)이 설치되어 있으면서, 이게이트접속영역(14)에 대해서는 제 6 도에 도시된 절연막(20)을 매개해서 접속구멍(14')이 형성되어 있다.
다음에, 제 6 도의 단면도를 참조해서 종래 베이스와 드레인이 일체로 형성되어 있는 반도체집적회로를 설명하기로 하는데, 이 제 6 도에서는 상기 제 5 도와 대응되는 구성요소에 대해 동일한 참조부호로 표시하고있다. 먼저, 제 6 도에 도시된 바와 같이 p형 반도체기판(1)의 표면에는 고농도의 n+형 매립확산층(18)이 형성되어 있고, 이 n+형 매립확산층(18)의 상부에는 n형 웰영역(2)이 형성되어 있으며, 이 n형 웰영역(2)에는 상기 n+형 매립확산층(18)에 도달하도록 고농도의 n+형 컬렉터보상확산층(3)이 형성되어 있다. 또 상기 n+형 매립확산층(18)이 형성된 p형 반도체기판(1)상에는 p형 에피텍셜층(1')이 형성되어 있는 데, 이 p형 에피텍셜층(1')은 제 5 도에서 편의상 p형 반도체기판(1)과 동일한 구성요소로서 기재되어 있다. 그리고, 이 p형 에피텍셜층(1')내에는 상기 n+형 매립확산층(18)에 접속되도록 n형 웰영역(2)이 형성되어 있는 한편, 그 p형 에피텍셜층(1')내에는 상기 n+형 매립확산층(18)과 접속되면서 상기 n형 웰영역(2)보다 고농도의 n+형 컬렉터보상확산층(3)이 형성되어 있는 데, 이들 3개의 n형 영역은 바이폴라트랜지스터의 컬렉터로서 작용하게 된다.
또한, 상기 p형 에피텍셜층(1)상에는 소자분리영역으로서 필드절연막(8)이 형성되어 있는 데, 이 필드절연막(8)에 의해 분리되는 소자영역에는 p챈널 MOSFET의소오스(4)로서 작용하는 p형 확산영역 (6')과, p챈널 MOSFET의 드레인(7) 및 npn형 바이폴라트랜지스터의 베이스(9)로서 작용하는 p형 확산영역(6')이 형성되어 있고, 이들 2개의 p형 확산영역(6,6')사이의 챈널영역상에는 게이트절연막(19)을 매개해서 게이트전극(5)이 형성되어 있다. 또, 상기 p형 확산영역(6)의 베이스(9)내에는 n+형 확산영역(10)이 형성되어 있는 데, 이 n+형 확산영역(10)은 npn형 바이폴라트랜지스터의 에미터로서 작용하게되고, 그 n+형 확산영역(10)에는 상기 절연막(20)을 통해 접속구멍(11)이 형성되어 있는 한편, 이 접속구멍(11)내에는 에미터전극(15)이 형성되어 에미터로서의 n+형 확산영역(10)에 접속되어 있다. 이와 마찬가지로, 상기 p형 확산영역(6')에 대해서도 상기 절연막(20)을 통해 접속구멍(13)이 형성되어 있는 한편, 이 접속구멍(13)내에는 소오스전극(17)이 형성되어 상기 소오스(4)에 접속되어 있고, 상기 n+형 컬렉터보상확산층(3)에 대해서도 상기절연막(20)을 통해 접속구멍(12)이 형성되어 있는 한편, 이 접속구멍(12)내에는 컬렉터전극(16)이 형성되어 상기 n+형 컬렉터보상확산층(3)에 접속되어 있다.
이와 같이 베이스와 드레인이 일체로 형성된 종래 반도체집적회로의 구조에 의하면, 제 5 도의 평면도에 도시된 바와 같이 드레인(7)과 베이스(9)가 존재하는 P형 확산영역(6)의 1변(邊)에만 p챈널 MOSFET의 게이트전극(5)이 접속, 즉 p형 확산영역(6)의 1변에만 챈널영역이 형성되어 있다. 따라서 npn형 바이폴라트랜지스터에 대한 베이스전류, 즉 드레인전류를 공급 하거나 배출시키는 경우 게이트전극(5)의 챈널폭은 집적회로의 전체 면적에 대해 그다지 유효하지 않게 되고, 이러한 점으로 부터 상기한 구조를 갖춘 반도체집적회로에서 MOSFET와 바이폴라트랜지스터가 1개의 칩상에 혼재하는 Bi-CMOS 집적회로를 구성하게되면 그 동작속도가 상당히 완만해지게 된다는 불리함이 있게 된다.
[발명의 목적]
본 발명은 상기한 종래 기술상의 불리함을 해결하기 위해 이루어진 것으로, 바이폴라트랜지스터의 베이스에 대해 충분히 큰 베이스전류 즉 드레인전류를 공급 하거나 배출시킬 수 있도록 하여 Bi-CMOS 집직회로등의 동작속도를 향상시킬 수 있는 반도체집적회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위한 본 발명에 따른 반도체집적회로는 바이폴라트랜지스터의 에미터를 포함하는베이스와 MOSFET의 드레인과의 공통영역을 사이에 두고서 그 양측에 대향되도록 MOSFET의 게이트가 형성된 구조로 되어 있다.
[작용]
이러한 본 발명에 따른 반도체집적회로의 구조에 의하면, 바이플로트랜지스터의 에미터를 포함하는 베이스와 MOSFET의 드레인과의 공통영역의 양측에 게이트가 대향되게 형성됨에 따라 충분히 큰 베이스전류 즉 드레인전류라던지 소오스전류의 공급 또는 배출이 가능하게 됨에 따라 반도체집적회로의 동작이 고속화되게 된다.
[실시예]
이하, 본 발명에 따른 반도체집적회로에 대해 예시도면을 참조해서 상세히 설명한다. 먼저, 제 1 도 내지 제 3 도를 참조해서 본 발명의 제 1 실시예에 따른 Bi-CMOS를 구성하는 반도체집적회로의 구조에 대해 설명한다. 제 1 도는 본 발명의 제 1 실시예에 따른 구조를 갖춘 반도체집적회로의 평면도, 제 2 도는 제 1 도에 도시된 A-A'선에 따른 단면도, 제 3 도는 본 발명의 제 1 실시예에 따른 구조를 갖춘 반도체집적회로의 등가회로도로서, 먼저 제 1 도에 도시된 바와 같이 예컨대 p형 반도체기판(10)내에는 n형 웰영역(102)이 형성되어 있는데, 이 n형 웰영역(102)은 npn형 바이폴라트랜지스터의 컬렉터로서 작용하게 된다. 또 이 n형 웰영역(102)에는 불순물농도를 높게 한 n+형 컬렉터보상확산층(103)이 설치되어 있는 한편, 이 n+형 컬렉터보상확산층(103)에 대해서는 제 2 도에 도시된 절연막(120)을 통해 접속구멍(112)이 형성되어 있고, 상기 n형 웰영역(102)에는 그 n형 웰영역(102)과는 반대도전형인 p형 확산영역 (106, 106', 106")이 형성되어 있다.
이 p형 확산영역 (106, 106',106")중 p형 확산영역(106',106")은 p챈널 MOSFET의 소오스(104,104')로서 작용하게 되고, 이 p형 확산영역(106',106")에 대해서는 제 2 도에 도시된 절연막(20)을 통해 각각의 접속구멍(113, 113')이 형성되어 있음에 대해 이에 대해, 상기 p형 확산영역(106)은 상기 p형 확산영역(106') 및 게이트전극(105)과, p형 확산영역(106") 및 게이트전극(105')에 삽입되는 위치에 형성되어 있다.
더욱이 상기 p형 확산층(106)에는 p챈널 MOSFET의 드레인(107, 107')과 바이폴라트랜지스터의 베이스(109)로서 작용하는 영역이 존재하고 있고, 그 영역중 상기 베이스(109)의 영역에는 n+형 확산영역 (110)이 형성되어 있는 데, 이 n+형 확산영역(110)은 npn형 바이폴라트랜지스터의 에미터로서 작용하게 되고, 이 n형 확산영역(110)에 대해서는 제 2 도에 도시된 절연막(120)을 통해 접속구멍 (111)이 형성되어 있다. 그리고, 상기 3개의 p형 확산영역(106, 106', 106")중 p형 확산영역(106, 106')사이의 챈널영역상에는 제 2 도에 도시된 게이트절연막(게이트산화막, 119)을 매개해서 상기한 게이트전극(105)이 형성되어 있는 한편, 상기p형 확산층(106, 106")사이의 챈널영역상에는 제 2 도에 도시된 게이트절연막(119')을 매개해서 상기 게이트전극(105')이 형성되어 있다. 여기서, 상기 게이트전극(105, 105')은 제 1 도에 도시된 바와 같이 일측 단부가 각각 개방되어 있는 한편 다른측 단부는 일체로 결합되어 있으면서 이 일체로 결합된 부분에는 약간 면적이 큰 게이트접속영역(114)이 설치되어 있고, 또 이 게이트접속영역(114)에는 제 2 도에 도시된 절연막(120)을 통해 접속구멍 (114')이 헝성되어 있다. 이어, 제 2 도에 도시된 단면도를 참조해서 본 발명의 제 1 실시예에 따른 구조를 갖춘 반도체집적회로를 설명하기로 하는 데, 이 제 2 도에서는 상기 제 1 도와 대응되는 부분에 대해 동일한 참조부호로 표기하고 있다.
먼저, 제 2 도에 도시된 바와 같이 p형 반도체기판(101)의 표면에는 고농도의 n+형 매립확산층(118)이 형성되어 있고, 이 n+형 매립확산층(118)이 형성된 p형 반도체기판(101)상에는 p형 에피텍셜층(101')이 형성되어 있는데, 이 p형 에피텍셜층(101')은 제 1 도에서 편의상 p형 반도체기판(101)과 동일한 구성요소로서 기재되어 있다. 또 이 p형 에피텍셜층(101')내에는 상기 n+형 매립확산층(118)에 인접되도록 n형 웰영역(102)이 형성되어 있는 한편, 그 p형 에피텍셜층(101')내에는 n+형 매립확산층(118)에 인접되면서 상기 n형웰영역(102)보다는 고농도의 n+형 컬렉터보상확산층(103)이 형성되는데, 여기서 이들 3개의 n형영역(102,103, 118)은 npn형 바이폴라트랜지스터의 컬렉터로서 작용하게 된다.
그리고, 상기 p형 에피텍셜층(101')상에는 소자분리영역으로서 필드절연막(108)이 형성되어 있고, 이 필드절연막(108)에 의해 분리되는 소자영역에는 p챈널 MOSFET의 소오스(104)로서 작용하는 p형 확산영역(106')과, 또 1개의 소오스(104')로서 작용하는 p형 확산영역(106"), p챈널 MOSFET의 드레인(107,107')및 npn형 바이폴라트랜지스터의 베이스(109)로서 작용하는 p형 확산영역(106)이 형성되어 있는 데, 이들 3개의 p형 확산영역(106,106',106")중 p형 확산영역(106,106') 사이의 챈널영역상에는 게이트절연막(119)을 매개해서 게이트전극(105)이 형성되어 있는 한편, p형 확산영역(106,106") 사이의 챈널영역상에는 게이트절연막(119')을 매개해서 게이트전극(105')이 형성되어 있고, 여기서 게이트전극(105,105')은 상기한 바와같이 이 제 2 도에는 도시되어 있지 않지만 일체로 결합되어 있다. 또 상기 3개의 p형 확산영역 (106,106',106")중 p형 확산영역(106)에 형성된 베이스(109)내에는 n+형 확산영역(110)이 형성되어 있는데, 이 n+형확산영역(110)은 npn형 바이폴라트랜지스터의 에미터로서 작용하게 되고, 더욱이 이 n형 확산영역(110)에 대해서는 절연막(120)을 통해 접속구멍(111)이 형성되어 있으면서, 이 접속구멍(11)내에는 에미터전극이 형성되어 에미터로서의 n+형 확산영역(110)에 접속되어 있다. 이와 마찬가지로, p형 확산영역(106,106")에 대해서도 상기 절연막(120)을 통해 각각의 접속구멍(113,113')이 형성되어 있고, 이들 접속구멍(113,113')내에는 각각의 소오스전극(117, 117')이 형성되어 각각의 소오스전극(104,104')에 접속되어 있다. 또 상기 n+형 컬렉터보상확산층(103)에 대해서도 절연막(120)을 통해 접속구멍(112)이 형성되어 있으면서, 이 접속구멍(112)내에는 컬렉터전극(116)이 형성되어 상기 n+형 컬렉터보상확산층(103)에 접속되어 있다.
이러한 본 발명의 제 1실시예에 따른 구조를 갖춘 반도체 집적회로에 의하면, 상기 제 1 도의 평면도에 도시된 바와 같이 p채널 MOSFET의 소자영역에 관계없는 게이트전극은 도면의 참조부호 105, 105'로 표시된 2개가 존재하는 데, 이 게이트전극(105,105')은 드레인(107,107')과 베이스(109)가 존재하는 p형 확산영역(106)의 2변에 접속되어 있다. 즉, p형 확산영역(106)의 2변에 채널영역이 형성되는 결과, 소오스(104,104')와 드레인(107,107') 및 베이스(109)가 에미터(110)에 대해 2변을 에워싸는 형태로 되어 npn형 바이폴라 트랜지스터에 대한 베이스전류 즉 드레인전류의 공급 또는 배출을 충분한 정도로 도모할 수 있게 된다.
또, 게이트전극의 챈널폭은 상기 제 5 도와 제 6 도에 도시된 종래 예에 비해 2배로 되어 있음에 따라 npn형 바이폴라트랜지스터에 대해서는 2중베이스(double base)의 베이스전류를 얻을 수 있는 구조로 되어 유효한 레이아웃으로 된다.
한편, 본 발명의 제 1 실시예에서는 n형 영역에 npn형 바이폴라트랜지스터와 p챈널MOSFET을 형성하였지만, p형영역에 pnp형 바이폴라트랜지스터와, n챈널MOSFET를 형성해도 좋고, 이러한 점으로 부터 본발명의 제 1 실시예에 따른 구조를 갖춘 반도체집적회로를 이용해서 Bi-CMOS를 구성하는 경우에는 고속동작을 실현할 수 있게 된다.
여기서, 상기 제 1 도 및 제 2 도를 참조해서 본 발명의 제 1 실시예에 관한 구조를 갖춘 반도체집적회로의 제조방법에 대해 설명하기로 하는 바, 이 제 1 실시예에서는 n형영역에 npn형 바이폴라트랜지스터와 p챈널MOSFET를 형성하는 경우를 예로 들어 설명한다.
먼저, n형 반도체기판(101)상에 예컨대 사진식각법을 이용해서 포토레지스트애 의한 매립확산층패턴을 형성한 다음 이 포토레지스트패턴을 마스크로해서 n형 불순물을 이온주입시킴과 더불어 그 확산을 수행하게 되는데, 이에 대한 또다른 방법으로써 실리콘열산화막에 매립확산층 패턴을 형성한 다음 n형 불순물을 포함하는 예컨대 CVD산화막을 퇴적시켜 열확산에 의해 고농도 n+형 매립확산층(118)을 형성하게 되고, 이n+형 매립확산층(118)이 영역상부가 npn형 바이폴라트랜지스터 및 p챈널MOSFET의 형성예정 영역으로 된다. 이어 그 전체면에 예컨대 CVD법에 의해 p형 에픽텍셜층(101')을 형성하게 되는데, 이 p형 에픽텍셜층(101')은 통상 1-5㎛정도 두께로 되도록 형성하게 된다.
이후 상기 n+형 매립확산층(118)상에 예컨대 사진식각법을 이용해서 포토레지스트에 의한 웰영역 패턴을 형성한 다음 이 포토레지스트 패턴을 마스크로 이용해서 n형 불순물 이온을 주입, 확산을 수행하여 n형 웰영역(102)을 형성하게 되고, 예컨대 선택산화법을 이용하는 LOCOS법에 의해 필드산화막(108)을 형성하여 소자분리를 수행함에 이어, 상기 확산층영역에 선택적으로 n형 불순물 이온을 주입, 확산을 수행하여 n+형컬렉터보상확산층(103)을 형성하게 된다. 다음에, 그 전체면에 대해 예컨대 열산화법에 의해 게이트절연막(119)을 형성하고 나서, 그 전체면에 게이트재료로서의 예컨대 다결정 실리콘을 CVD법에 의해 퇴적시키고, 예턴대 포레지스트를 이용한 사진식각법에 의해 상기 다결정 실리콘이 소정의 게이트형성 예정영역에 남겨지도록 패터닝을 수행하여 소정의 게이트전극(105,105')을 형성하게 되는데, 이 경우 게이트전극(105,105')은 일체화 되도록 형성하게 된다.
이어, 선택적으로 n형 불순물인 예컨대 비소(As) 또는 인(P)의 이온을 주입, 확산을 수행하여 n+형 에미터확산영역(110)을 형성하게 되는데, 이 경우 일반적으로 n챈널MOSFET의 소오스, 드레인의 형성에 이용할 수 있는 공정을 이용해도 좋다. 이후 선택적으로 p형 불순물인 예컨대 보론(B) 또는 불화보론(BF2)의 이온을 주입하여 확산을 수행함으로써 p+형 드레인(107,107')과 p+형 소오스(104,104')을 형성하고 나서 선택적으로 보론(B)의 이온을 주입, 확산을 수행하여 상기 드레인(107,107')과 동일한 p형 확산영역(106)내에 베이스(109)를 형성하게 되는데, 이때 이 베이스(109)의 최종 불순물농도는 1018cm-2정도로 된다. 또이 베이스(109)를 형성하기 위해 이온을 주입시킬 때 핫캐리어(hot carrier)의 발생을 방지하기 위한 목적으로 상기 드레인(107,107')을 1018cm-2정도로 저농도화(Lightly Doped Drain ; LDD)하는 경우에는 드레인(107,107')과 베이스(109)를 동일한 이온주입 및 확산에 의해 형성해도 좋은데, 이와 같이 하면 베이스형성에 관한 공정증가를 단축할 수 있게 되고, 이러한 공정에서 열처리에 의한 이온확산은 1회정도 수행해도 좋다. 또, n형 에미터, p형 드레인과 소오스 및 베이스에 대한 이온주입공정의 순서는 상기 한 실시예에 따른 순서로 한정되지는 않게 된다.
이후, 전체표면에 예컨대 CVD법에 의해 5000∼20000Å정도로 층간절연막으로서의 절연막(120)을 형성한다음 그 절연막(120)내에 각각의 n+형 컬렉터보상확산층(103)과 소오스(104,104') 및 게이트전극(105)에 대해 접속구멍(112,113,113',114)을 형성하게 되고, 이어 그 전체면에 배선재료로서 예컨대 알루미늄을 스퍼터법에 의해 퇴적시켜 소정의 배선형상으로 패터닝함으로써 본 발명의 제 1 실시예에 따른 구조를 갖춘 반도체집적회로를 형성할 수 있게 된다.
여기서, 상기 n+형 확산영역(에미터 ; 110)을 형성하는 다른 방법에 대해 설명하면, 예컨대 CVD법에 의해 전체면에 1000∼3000Å정도로 층간절연막으로서의 절연막(120)을 형성한 다음, 이 절연막(120)내에 에미터형성 예정영역에 이르는 접속구멍(111)을 형성하게 되고, 이어 그 전체면에 다결정실리콘을 1000∼3000Å정도로 퇴직, 가공한 다음 다결정실리콘에 예컨대 비소(As)를 이온주입시키게 된다. 그리고나서, 비소(As)가 주입된 다결정실리콘으로 부터의 고상확산(固相擴散)에 의해 n+형확산영역(110)을 형성하여 그 전체면에 CVD법에 의해 층간절연막으로서의 절연막(120)을 최종적으로 5000∼20000Å정도가 되도록 퇴적시키고,이어 상기와 마찬가지로 그 절연막(120)내에 각각의 n+형 컬렉터보상확산층(103)과 소오스(104,104') 및 게이트전극(105)에 대해 접속구멍(112,113,113',114)을 형성하게 된다.
이어, 그 전체면에 대해 배선재료로서의 예컨대 알루미늄을 스퍼터법에 의해 퇴적시켜 소정의 배선형상으로 패터닝함으로써 본 발명의 제 1 실시예에 따른 구조를 갖춘 반도체집적회로를 형성할 수 있게 된다.
다음에, 제 3 도를 참조해서 본 발명의 제 1 실시에에 따른 반도체집적회로의 등가회로에 대해 설명하기로하는데, 이 제 3 도에서는 상기 제 1 도와 제 2 도의 각 구성요소에 대응되는 부분에 대해 동일한 참조부호로 표시하고 있다.
이 제 3 도에 도시된 바와 같이 제1p챈널MOSFET(T1)는 게이트전극(105)과 소오스(104) 및 드레인(107)으로 구성되어 있고, 제2p챈널MOSFET(T2)는 게이트전극(105')과 소오스(104') 및 드레인(107')으로 구성되어 있는 바, 이 제1,제2p챈널MOSFET(T1,T2)의 드레인(107,107')은 노드(node ; C)에 의해 일체로 결합되어 npn형 바이폴라트랜지스터(Q1)의 베이스(109)에 접속되어 있다. 여기서, 상기 npn형 바이폴라트랜지스터(Q1)는 베이스(109)와 컬렉터(103) 및 에미터(110)로 구성되어 있는데, 이 등가회로에서 본 제 1 실시예 따른 반도체집적회로의 구조는 2개의 p챈널MOSFET(T1,T2)의 드레인전류가 1개의 npn형 바이폴라트랜지스터(Q1)에 베이스저류로서 공급되게 된다. 이 때문에 npn형 바이폴라트랜지스터(Q1)의 베이스전류는 p챈널MOSFET(T1,T2)의 2개분자량 정도로 충분하게 공급되게 되므로, 종래 npn형 바이폴라트랜지스터(Q1)에 베이스전류를 공급하는 p챈널MOSFET가 1개로 되어있음에 비해 본 발명에서는 2개로 되어 최소한 2배의 베이스전류를 공급할 수 있게 된다. 따라서, 컬렉터전류가 2배로 됨에 따라 에미터전류도 2배로 되므로 본 발명의 제 1 실시예에 따른 반도체집적회로는 고속동작이 가능한 예컨대 Bi-CMOS의 1종류인 인버터회로의 기본적인 구성으로 될 수 있다.
이어, 본 발명의 제 2 실시예에 따른 반도체집적회로에 대한 제 4 도를 참조해서 설명한다.
이 제 4 도에는 본 발명의 제 2 실시예에 따른 구조를 갖춘 반도체집적회로의 평면도가 도시되어 있는 바,이 제 4 도에 도시된 바와 같이 예컨대 P형 반도체기판(201)내에는 n형 웰영역(202)이 형성되어 있고, 이경우 이 n형 웰영역(202)은 바이폴라트랜지스터의 컬렉터로서 작용하게 된다. 그리고 상기 n형 웰영역(202)에는 불순물농도를 높게 한 n+형 컬렉터 보상확산층(203)이 설치되어 있는 한편, 이 n+형 컬렉터보상확산층(203)에 대해서는 도시되지 않은 절연막을 통해 접속구멍(212)이 형성되어 있으면서, 이 접속구멍(212)내에는 도시되지 않은 컬렉터전극이 형성되어 상기 n+형 컬렉터보상확산층(203)에 접속되어 있다.
또, 상기 N형 웰영역(202)에는 반대 도전형인 p형 확산영역(206,206')이 형성되어 있는데, 이들 p형 확산영역(206,206')중 p형 확산영역(206')은 p챈널MOSFET의 소오스(204)로서 작용하게 되고 이 p형 확산영역(206')에 대해서는 도시되지 않은 절연막을 통해 접속구멍(206')에 대해서는 도시되지 않은 절연막을 통해 접속구멍(213)이 형성되어 있으면서, 이 접속구멍(213)내에는 도시되지 않은 소오스전극이 형성되어 소오스(204)에 접속되게 된다.
이에 대해 상기 p형 확산영역(206)은 상기 p형 확산영역(206')과 게이트전극(205)으로 에워싸인 영역에 형성되어 있으면서, 이 p형 확산층(206)에는 p챈널MOSFET의 드레인(207)과 npn형 바이폴라트랜지스터의 베이스(209)로서 작용하는 영역이 존재하고 있고, 이들 영역중 상기 베이스(209)의 영역에는 n+형 확산영역(210)이 형성되어 npn형 바이폴라트랜지스터의 에미터로서 작용하게 된다. 또, 이 n+형 확산영역(210)에 대해서는 도시되지 않은 절연막을 매개해서 접속구멍(211)이 형성되어 있으면서, 이 접속구멍(211)내에는 도시되지 않은 에미터전극이 형성되어 에미터(210)에 접속되어 있다. 그리고, 상기 한 게이트전극(205)은 p형 확산영역(206,206') 사이의 챈널 영역상에 도시되지 않은 게이트절연막을 매개해서 형성되어 있는데,이 게이트전극(205)은 단부(端部)고 고리형상(輪狀)으로 형성되어 있는 한편, 이 고리형상으로 형성된 게이트전극(205)에는 약간 면적이 넓은 게이트접속영역(214)이 설치되어 있으면서, 이 게이트접속영역(214)에 대해서는 도시되지 않은 절연막을 매개해서 접속구멍(214')이 형성되어 있다.
이러한 본 발명의 제 2 실시예에 다른 구조를 갖춘 반도체집적회로에 의하면, p챈널MOSFET의 소자영역에 형성되는 게이트전극이 드레인(207)과 베이스(209)가 존재하는 p형 확산영역(206)의 3변에 인접되면서 고리형상으로 형성되어 있다. 즉, p형 확산영역(206)의 3변에 챈널영역이 형성되는 결과 상기 에미터(210)에 대해 소오스(204)와 드레인(207) 및 베이스(209)가 그 3변을 에워싸는 형태로 되므로 npn형 바이폴라트랜지스터에 대한 베이스전류 즉 드레인전류의 공급 또는 배출을 충분하게 할 수 있게 되고, 도 상기 게이트전극의 챈널폭은 상기 제 1 도 및 제 2 도에 도시된 제 1 실시예에 비해 더욱 증대되어 있으므로 npn형 바이폴라트랜지스터에 대해서는 2중 베이스 보다 높은 베이스전류를 얻을 수 있는 구조로 되어 유효한 레이아웃으로 된다.
또한, 이 제 2 실시예에서도 상기 제 1 실시예와 마찬가지로 p형 영역에 pnp형 바이폴라트랜지스터와 n챈널MOSFET을 형성해도 좋은 바, 이러한 점으로 부터 본 발명의 제 2 실시예에 따른 구조를 갖춘 반도체집적회로를 이용해서 Bi-CMOS를 구성하게 되면 고속동작을 실현 할 수 있게 된다.
그리고, 상기한 본 발명의 제 2 실시예에 따른 반도체집적회로는 상기한 본 발명의 제 1 실시예에 따른 반도체집적회로의 제조방법과 거의 동일한 제조방법에 의해 제조할 수 있게 되고 또, 제 2 실시예에서는 소오스에 대한 접속구멍(213)을 1개만 형성해주고 있지만, 그 소오스의 접속멍을 복수개로 형성하면서 소오스전극을 복수로 형성해도 좋다.
한편, 이상에서 설명한 본 발명의 제1 및 제2 실시예를 반전시켜서 MOSFET의 게이트전극이 예컨대 드레인과 베이스가 존재하는 확산영역의 4변에 인접되게 하거나 그 이상의 변수(邊數)로 인접하게 하여도 좋고, 또 상기 제 1 실시예에서는 게이트전극(105, 105')이 일체로 결합되어 있지만, 각각 분리되도록 형성함과 더불어 각각에 접속구멍을 형성하여 접속되도록 해도 좋은데, 이때 소오스(104,104')에 대해서는 별도의 배선에 의해 접속함으로써 바이폴라트랜지스터의 베이스에 2개의 MOSFET가 접속되도록 하여 반도체집적회로를 소형으로 형성할 수 있게 된다. 더욱이, 본 발명의 제1 및 제 2 실시예에서는 n+형 컬렉터보상확산층(103)이 일측에만 설치되어 있지만, 예컨대 에미터(110)에 대해 대칭이 이루어지도록 양측에 설치한 다음 각각에 컬렉터전극을 형성해도 좋다.
그리고, 게이트전극의 형상은 예컨대 Γ형상으로 해도 2변 이상이 확산영역에 인접되게 되므로 관계없고,원형 또는 반원형으로 해도 사실상 상기한 바와 같이 2변 이상이 확산영역과 접속되게 되어 동일한 효과를 얻을 수 있게 되므로 관계없으며, 상기 게이트전극에 곡선부가 형성되어도 좋은 것은 물론이다.
또한, 본 발명에 따른 반도체집적회로의 구조 및 제조방법에서는 P형 에피텍셜층(101')을 이용하고 있지만 n형 에피텍셜층을 이용해도 좋은 데,이 경우 고농도 n+형 매립확산층(118)이외의 에피텍셜층을 p형으로하여 이온주입 및 확산에 의해 p형 웰영역을 형성해도 좋고, 이때 바이폴라트랜지스터영역의 웰영역(102)은 n형 에픽텍셜층을 그대로 이용해도 된다. 또, 본 발명의 반도체집적회로에 대한 설명에서 n챈널MOSFET의 형성에 대해서는 언급하지는 않았지만 주지의 Bi-CMOS형성밥법에 의해 형성할 수 있다.
[발명의 효과]
이상에서 설명한 바와 같이 본 발명에 의하면, 바이폴라트랜지스터의 베이스에 대해 충분히 큰 전류를 공급할 수 있게 되므로 반도체집적회로의 동작이 고속화 될 수 있고, 또 베이스전류 즉 드레인전류 또는 소오스 전류를 공급하거나 배출시키기 위한 챈널폭이 접혀 겹쳐진 형태에 의한 2배이상으로 되므로 전체회로 면적에 대해 유효하게 되어, 전체 회로 면적에 대해 베이스전류의 공급 또는 배출의 효율이 향상됨에 따라 동일한 양의 베이스전류의 공급 또는 배출이 이루어지도록 하면, 본 발명에 다른 반도체집적회로의 소자구조가 더 미세하게 되므로 동작의 고속화라던지 구조의 미세화에 유리한 반도체집적회로를 제공할 수 있게 된다.

Claims (1)

  1. 바이폴라트랜지스터와 MOSFET로 구성되면서, 상기 바이폴라트랜지스터의 에미터(n+형 확산영역; 110)을 포함하는 베이스(109)와 상기 MOSFET의 드레인(107)이 공통영역에 형성된 구조로 되어 있는 반도체집적회로에 있어서, 상기 공통영역을 사이에 두고서 그 양측에 대향되게 상기 MOSFET의 게이트(105, 105')가 형성된 것을 특징으로 하는 반도체집적회로.
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