KR890004797B1 - 우물영역을 갖는 반도체기판상에 형성되는 mis형 반도체장치 - Google Patents

우물영역을 갖는 반도체기판상에 형성되는 mis형 반도체장치

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KR890004797B1 KR1019840007019A KR840007019A KR890004797B1 KR 890004797 B1 KR890004797 B1 KR 890004797B1 KR 1019840007019 A KR1019840007019 A KR 1019840007019A KR 840007019 A KR840007019 A KR 840007019A KR 890004797 B1 KR890004797 B1 KR 890004797B1
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Abstract

내용 없음.

Description

우물영역을 갖는 반도체기판상에 형성되는 MIS형 반도체장치
제1도는 종래의 MOSFET의 투윈티브(twin-tub)구조의 개략횡단면도.
제2도는 본 발명의 제1실시예의 개략 횡단면도.
제3도는 우물(well)형태가 어닐링 공정에 의해 변형된 제2도의 축소된 구조의 개략횡단면도.
제4도는 본 발명의 제3실시예의 개략횡단면도.
제5도는 우물의 형태가 어닐링 공정에 의해 변형된 제4도의 축소된 구조의 개략횡단면도.
제6a도 내지 제6g도는 본 발명의 반도체장치 제조방법의 각 단계들을 보이는 개략횡단면도.
본 발명은 반도체장치에 관한 것으로 특히, 금속절연 반도체(MIS)형 전계효과 트랜지스터(FET)장치에 관한 것으로 장치의 스위칭속도를 개량하기 위한 콤프리멘타리 금속산화반도체(CMOS)장치의 제조에 가장 유리하게 이용될 수 있는 장치에 관한 것이다.
대규모집적(LSI)장치 분야에서 CMOS가 광범위하게 사용되고 있다. CMOS의 스위칭속도와 집적도를 개량하기 위해 CMOS의 채널을 감소시키는 것이 제안되어 있다.
일반적으로, 종래 CMOS IC의 구조에서 p형 우물(well)영역은 n형 불순물 기판을 보상해 주도록 불순물의 충분한 양을 기판의 일부분내로 주입시킴으로써 n-형 반도체기판내에 형성된다. p채널형 MOS FET(P-MOSFET)는 n형 기판상에 형성되며 n-MOSFET는 p형 우물영역 상에 형성된다. CMOS의 스위칭속도와 집적밀도를 증가 스키기 위해 채널길이를 감소시키는 것이 효과적이다.
n-MOSFET는 어려움없이 고농도의 불순물을 갖는 p형 우물영역상에 형성되지만 저농도의 불순물을 갖는 n형 기판상에 p-MOSFET의 채널길이를 감소시키는 것은 어렵다. 문제중 하나는 MOSFET의 "펀치스로우(punch-through)효과"인데 이는 저농도 불순물의 기판상에서 종종 원인이 된다. 전압이 소오스영역과 드레인영역상에 전극양단에 인가될때 각 영역들로부터 공핍층들은 소오스영역과 드레인영역간에 펀치스로우 전류가 흐르도록 게이트하부 부분에 연장된다. 결국, MOSFET의 성능은 펀치스로우 효과에 의해 불안정해진다.
MOSFET를 제조하기 위한 종래의 방방에서, 그러한 펀치 스로우 효과를 방지하기 의해"투윈터브(twin tub)"의 구조가 사용된다. 트윈터브는 MOSFET의 구조상에 형성되는 MOSFET들의 채널길이를 감소시키기에 적합한 구조로서 제안되어 왔다.
제1도는 종래의 MOSFET의 트윈터브 구조의 개략 횡단면도를 나타낸다. p형 우물영역 2와 n형 우물영역 3은 반도체기판 1의 표면상에 형성되어 있다. 우물영역들은 동일하며 기판보다 반대도전형의 높은 불순물 농도를 갖고 있다. n-MOSFET와 p-MOSFET는 우물영역 2와 3상에 각각 형성된다. 제1도에서, 표시번호 1은 n-형 실리콘(Si)기판이며, 2는 p형 우물영역, 3은 n형 우물역역, 4는 필드(fiele) 산화막(분리소자), 5는 p＋형 채널커트(CUT)영역, 6은 n＋형 채널커트영역, 7a와 7b는 각각 게이트 산화막이며, 8a와 8b는 게이트전극, 9a는 n＋형 드레인영역, 9b는 n＋소오스영역, 10a는 p＋형 드레인영역, 10b는 p＋형 소오스영역, n-MOS는 n채널 MOSFET를 나타내며 또한 p-MOS는 p채널 MOSFET을 나타낸다.
트윈터브장치의 종래 구조에서, 수반되는 하나의 주요 결점은 p＋형 드레인영역 10a와 n형 우물영역 3간의 접합용량이 커지게 되는 것이다. 드레인 기생용량은 스위칭 작용에서 부하로서 작용하여 p채널 MOSFET의 스위칭 속도는 감소된다. 역바이어스전압이 소오스영역 양단에 인가됐을 때 MOSFET의 스위칭 속도는 소오스영역의 접합용량에 의해 장애를 받는다.
따라서 본 발명의 목적은 감소된 채널을 개선함으로써 회로소자의 고스위칭 속도를 갖는 반도체장치를 제공하는데 있다.
본 발명의 또 다른 목적은 회로소자들의 스위칭속도를 개선할 수 있는 MISFET의 구조를 제공하는데 있다.
본 발명의 또다른 목적은 회로소자의 채널커트영역의 형성을 간략화할 수 있는 제조방법을 제공하는데 있다.
전술한 목적들은 본 발명에 의해 동일도전형 반도체 기판상에 고농도 불순물의 우물영역을 선택적으로 형성함으로써 달성된다. 동일도전형을 갖고 있으며 기판보다 더 높은 불순물 농도를 갖고있는 우물영역은 기판도전형과 반대형의 도전채널의 MOSFET가 MOSFET의 드레인 영역밑의 적어도 한부분을 제외하고 형성되는 부분에 선택적으로 형성된다. 우물영역이 기판에 비해 높은 불순물 농도를 가질때 소오스영역과 드레인영역간에 펀치스로우효과는 방지된다. 우물의 고불순물 농도에도 불구하고, MOSFET의 드레인역과 우물간의 접합영역이 감소될 수 있기 때문에 드레인의 접합용량은 종래의 트위터브 방법보다 더 작게될 수 있다. 우물영역의 불순물 농도가 종래의 트위터브방법보다 더 높일 수 있는 유리한 점 때문에 우물영역은 종래의 채널 커트영역의 위치에서 채널커트작용을 제공할 수 있다. 고도로 도우프된 n형 영역을 형성하는 것을 추가제조방법없이도 형성될 수 있다. 종래의 얇은 채널커트 영역의 위치에 채널커트를 위한 우물영역을 사용하는 하나의 큰 장점은 정상동작을 불안정시키는 CMOS IC내의 래치업(latch-up)현상을 방지하는 능력을 개선하는데 있다. 몸체부분에서의 우물 영역에 의한 저저항도는 래치업현상을 방지하는데 효과적이다.
본 발명에 의하면 CMOS IC의 채널길이는 축소될 수 있다. 결국, 본 발명에 의한 CMOS IC는 고속동작하며 또한 극히 적은 전력소비로서 안정된 동작을 할 수 있다.
상술한 목적 및 기타 목적들은 첨부된 도면들을 참조하여 상세히 설명하면 다음과 같다. 지금부터 본 발명의 몇가지 양호한 실시예들을 예로 들어 설명한다.
제2도 내지 제5도는 각각 본 발명의 4가지 실시예들의 개략횡단면도를 나타내는 것이다. 제1도의 종래 구조와 비교하면, 본 발명의 p＋형 드레인영역과 n-형 실리콘기판 영역에 대한 접촉영역들을 단일접합으로 조합한다. 본 발명의 구조는 CMOS IC기판상에 형성되는 MOS트랜지스터의 제조에 응용될 수 있다. 도면들에서 표시번호 11은 약 5×1014의 범위내의 도우핑(doping)농도를 갖는 n-형 실리콘(Si)기판을 나타내며, 12는 약 5×1016(atm/㎤)과 3㎛-4㎛깊이의 도우핑 농도를 갖는 전계산화막과 게이트산화막 밑의 n형 우물영역이며, 14는 p형 채널 커트영역이고, 15는 필드산화막(분리층)이고, 16a와 16b는 게이트 산화막, 17a와 17b는 다결정실리콘 게이트전극, 18a는 p＋형 드레인영역, 18b는 p＋형 소오스영역, 19a는 p＋형 드레인영역, 19b는 n＋형 소오스영역, n1－는 불순물 농도의 특정한 윤곽(profile)을 갖는 기판 11에 상응하는 저불순물 농도를 갖는 영역이다.
n1－영역에 대한 상세한 서명은 제3도에서 후술한다.
제2도의 실시예에서, 본 발명은 n－형 기판 11상에 직접 형성된 n형 우물 13내에 p-MOSFET에 적용된다. 그러므로, 우물영역 13은 게이트전극 17b, p＋형 소오스 영역 18b, 그리고 p＋형 드레인영역 18a하부부분과 p형 우물영역 12의 부분을 제외한 전계 절연층 15밑의 부분들에 선택적으로 형성된다. 결국, p＋형 드레인영역 18a의 접합용량이 더 작아진다. 따라서 CMOS IC내의 장치의 스위칭속도가 개선된다.
제3도는 우물 3의 형태룰 어닐링공정에 의해 변경한 제2도의 축소된 구조의 개략 횡단면도를 보이고 있다. 도면에서, 동일표시번호는 제2도에서와 동일부분을 나타낸다. 제2도의 구조와 달리, p＋형 드레인영역 18a 밑의 우물 13의 갭은 미세하게 보이고 있다. 반도체 장치의 접적규모가 증가하고 드레인영역과 소오스영역의 크기가 작아지므로 MOS IC의 p-MOSFET은 기판영역 11에 비해 더 높은 불순물 농도를 갖는 n형 우물영역 13상에 형성될때, n－영역은 어닐링 공정에 의해 p＋형 드레인영역 18a밑의 부분에 형성된다. 즉, 어닐링 공정은 소오스와 드레인영역과 같은 불순물 영역들을 형성하기 위해 도우핑 재료를 확산하고 능동화시키도록 반도체기판을 어닐링하는 것을 말한다. 어닐링공정의 상세한 것은 제6도 D에서 후술한다. 어닐링 공정에서, 우물영역 13의 일부분은 측방으로 확산되기 때문에, n1－영역은 어닐링 공정에 의해 p＋형 드렝인 영역 18a밑의 부분에 형성된다. n1－영역은 드레인영역 18a로서 저불순물농도의 p-n접합을 형성하도록 n－형 기판에 상응하는 저불순물 농도를 갖는다. 따라서, 그러한 접촉영역 n1－의 드레인과 기판간의 용량은 CMOS FET의 종래 트윈터브 구조에 비해 더 작게 된다.
제4도는 본 발명의 제3실시예의 개략 횡단면도를 나타내고 있다.
이는 기판과 소오스영역 18b간에 역바이어스전압이 인가되는 장치에 특히 적용하는 것이 좋다. 이 실시예에서, n형 우물영역은 p＋형 드레인영역 18a와 p＋형 소오스영역 18b두영역들의 부분들밑에 형성되지 않는다. 그리고 특히 드레인영역 18a와 소오스영역 18b는 저불순물 농도를 갖는 n－형 기판에 직접 연결된다. 그러므로, 드레인영역 18a뿐만 아니라 소오스영역 18b의 접합용량은 작아지게 된다. 따라서, CMO
S IC내의 장치의 스위칭속도가 개선된다.
제5도는 우물의 형태가 어닐링 공정에 의해 변형된 제4도의 축소된 구조의 개략횡단면도를 보이고 있다. 제4도의 구조는 그의 규모가 제3도에 설명한 제2실시예에서와 같이 축소되었기 때문에 CMOS IC의 p-MOSFET는 기판영역 11에 비해 더높은 불순물 농도를 갖는 n형 우물영역 13a와 13b상에 형성된다. n형 영역 13a와 13b는 그들의 양측면으로부터 측방확산에 의해 드레인과 소오스영역을 18a와 18b밑에 연장되어 있다. 그럼에도 불구하고, 본 실시예의 장치는 소오스와 드레인영역 18a와 18b밑부분들 둘레에 저불순물농도 윤곽 덕분에 작은 기생접합용량 특성을 갖는다. 제5도에 보인 바와같이, 새로운 n－영역 na－와 nb－는 어닐링공정에 의해 드레인영역 18a와 소오스영역 18b밑에 형성된다.
n－영역 na－와 nb－는 비록 그것이 n－기판에 비하여 약간 높은 농도를 갖고 있지만 n영역 13a와 13b의 것에 비해 특정한 윤곽의 불순물 농도를 갖는 기판에 상응하는 저불순물 농도를 갖고 있다. 그러므로, 그러한 소오스와 드레인 영여들의 접합용량은 더 작아지게 된다. 따라서, CMOS IC 내의 장치의 스위칭 속도는 개선된다.
본 발명에 의하면, 상술한 바와같이 n형 우물 영역들은 p채널 MOSFET의 게이트전극 밑부분에 형성되지만 소오스 또는 드레인영역들밑의 부분에는 없다. n형 우물영역들은 소오스와 드레인영역들보다 더 깊다. n형 우물영역들은 기판에 비해 더 높은 불순물 농도를 갖고 있다. 그러므로, 소오스영역과 드레인영역간의 부분 13b에서 펀치스로우 효과가 발생되는 것이 방지된다. 따라서 p채널 MOSFET의 채널길이를 불순물농도를 증가시킴으로써 종래의 트윈 터브방식에 비해 축소될 수 있으므로 소오스와 드레인의 접합용량은 일정레벨로 유지될 수 있다. 결국, 본 발명에 의한 CMOS IC 는 아주적은 전력 소모로서 고속스위칭 및 안정동작하는 우수한 특성을 가질 수 있다.
상술한 바와같이, 전계절연층 15밑에 위치된 n형 우물영역의 부분 13a는 채널커트기능 역할을 하도록 사용 될 수 있다. 이 부분 13a는 또는 CMOS장치내에 필연적으로 형성되는 기생 pnpn소자들에 의해 원인이 되어 정상동작을 해치는 래치업 현상을 억제하기 위한 종래의 얇은 채널커트 영역에 배해 훨씬 효과적이다.
이는 영역 13a가 기판 11의 좀더깊은 부분들에서의 저항도를 감소시키는데 효과저깅기 때문이다. 기생 pnpn소자들은 그의 동작상태가 만족될 때 잡음 펄스에 의해 래치엎으로 트리거될 가능성이 있을 수 있다는 것은 종래에 이미 알려져 있다. 이러한 상태의 중요한 요인은 이웃하는 pn접합을 순방향 바이어스로 기판내측의 기생저항 양단에 걸리는 충분히 큰 전압강하이다.
그다음 본 발명에 의한 장치의 제조방법을 설명한다. 제6a도 내지 제6g도는 본 발명에 의한 CMOS IC 의 제조단계들을 개략적으로 보이는 도면이다. 시각, 절연층형성, 알미늄 스퍼터링(sputtering), 사진석판술 등과 같은 사용되는 소자 공정방법들은 종래의 기술상 공지되어 있다. 그러므로, 이러한 기술에 관한 상세한 설명은 생략한다. 제6a도 내지 제6g도에서, 동일번호는 동일부분을 나타낸다.
제6a도는 질화실리콘막의 제조단계를 나타낸다. 열산화와 같은 종래의 공정을 사용하면, 500Å두께의 얇은 산화막이 5×1014(atm/㎤)의 불순물 농도를 갖는 n형 실리콘기판 11상에 형성된다. 그다음, 약 0.1㎛두께의 질화실리콘(Si3N4)막이 열산화막 31상에 종래의 화학기상증착(CVD)방법에 의해 증착된다. 종래의 건조식각에 의해 질화실리콘막을 패터닝하면 질화실리콘막 32a와 32b는 n-MOSFET 영역과 p-MOSFET영역의 예상영역에 상응하는 부분들에 각각 선택적으로 형성된다.
제6b도는 p형 우물을 위해 붕소로 도우프된 영역을 제조하는 단계를 나타낸다. p형 우물영역의 예상영역에 상응하는 개구를 갖는 제1저항마스크 33은 사진석판술로 형성된다. 그다음 붕소 (B)는 160(KeV)의 승압전압과 약 1313(atm/㎠)의 범위내의 도우핑밀도로서 산화박막 31과 질화실리콘막 32a를 통하여 p형 우물영역의 개구내로 선택적으로 이온주입 된다. 도면에서, 표시문자 B＋는 붕소이온을 나타내며, SB는 붕소 이온주입된 영역을 나타낸다.
제6c도는 n형 우물울 위해 인으로 도우프된 영역을 제조하는 단계를 나타내고 있다. 제1저항 마스크 33은 종래의 태우는 (ashing)방법으로 제거된다. 그다음 제2저항 마스크 37이 기판상사에 형성된다. 마스크 37은 p형 우물영역 34, 드레인영역 35와 소오스영역 36을 덮고 있다. (즉, 제2저항 마스크 37은 게이트전극과 피일드 산화물층의 예상영역에 상응하는 개구를 갖고 있다.) 인이온(p＋)는 180(KeV)의 승압 전압과 약 5×1012(atm/㎠)의 범위내에 있는 도오핑 밀도로서 산화박막 31과 질화실리콘막 32b를 통하여 실리콘기판 1의 개구내로 선택적으로 주입된다. 이 도우즈량은 종래의 트윈터브방식에 비해 약각 더 높다. 결국 인이온(p＋)는 기판 11상의 p-MOSFET들을 위한 전계절연영영과 게이트전극 p-MOSFET밑의 부분들내로 선택적으로 주입된다. 도면에서, 표시문자 p＋는 인이온들을 나타내며, Sp는 인이 이온주입된 영역을 나타낸다.
제6d는 p형 우물과 n형 우물을 위한 어닐링 공정을 나타낸다. 제2저항마스크 37은 종래의 태우는 방법에 의해 제거된다. 그다음 예를들어 어닐링이 p형 우물영역 12와 n형 우물영역 13a와 13b를 형성하도록 180분동안 1,200℃온도로 질소분위기내에서 수행된다. 인이온(p＋)이 어닐링공정에 의해 기판내로 확산되면 p형 우물영역 12와 3㎛내지 4㎛의 번위내의 깊이를 갖는 n형 우물영역 13a와 13b가 형성된다. n형 우물영역 13a 및 13b는 게이트전극과 피일드 산화 밑부분들상에 형성되지만 적어도 드레인과 소오스영역 밑부분에는 어떤 영역도 형성되지 않는다. 게이트전극 17b 밑의 n형 영역 13b와 피일드산화층 15부분은 어닐링 공정에서 확산에 의해 n1-영역을 하도록 연장될 수 있다. 이는 제3도 또는 제5도의 경우에 일치하지만, n1-영역들은 n형 우물영역들에 비교할때 더 낮은 불순물 농도를 갖는다.
제6e도는 p형 채널커트를 위해 붕소로 도우프된 영역을 형성하는 단계를 나타내고 있다. p형 우물영역 12의 표면은 기판상에 노출되어 있다. 제3저항 마스크 38은 p형 우물영역 12의 개구에 상응하는 영역상에 형성되어 있다. 그다음 붕소(B)가 약 5×1013(atm/㎠)범위내의 붕소 도우핑 밀도로서 마스크로서 질화 실리콘막 패턴들 32a를 사용하여 산화박막 31를 통하여 p형 우물영역 12의 개구내로 선택적으로 이온 주입된다. 도면에서, 표시문자 B＋는 붕소이온들을 나타내며, SB는 붕소이온 주입된 영역을 나타낸다.
제6f도는 피일들 산화층을 제조하는 단계를 나타내고 있다. 저항마스크 38은 종래의 태우는 방법에 의해 제거된다. 그다음 피일드산화층 15가 종래의 열산화방법에 의해 질화 실리콘막 32a와 32b에 의해 피복되지 않은 부분들에서 기판 11상에 형성된다. 제6e도내의 붕소 이온 주입된 영역 SB는 p형 채널커트 영역 14가 된다. 고려된 p채널 장치에 대해서, n형 우물영역 13a는 그것이 p형 우물영역 12에 비하여 높은 불순물농도를 갖기 때문에 채널커트기능을 할 수 있다. 이경우에, n형 우물 13a의 표면상의 고불순물 농도로 채널커트 영역을 형성할 필요가 없다.
제6도 g는 게이트전극, 드레인 및 소오스영역을 제조하는 단계를 나타낸다. 질화실리콘막 패턴들 32a, 32b와 산화박막 31은 종래의 태우는 방볍으로 제거된다. 그다음, 게이트 산화층 16a와 16b가 종래의 열산화 방법에 의해 p-MOSFET와 n-MOSFET의 표면상에 새로 형성된다. 이 단계는 4,000Å 내지 5,000Å의 범위내의 두께를 갖는 다결정실리콘층의 형성에 의해 뒤따른다. 이층은 종래의 CVD방법에 의해 형성되어 종래의 가스확산 또는 이온주입에 의해 n형 불순물로서 농도짙게 도우프된다. n＋형 다결정실리콘은 실리콘게이트전극 17a와 17b를 형성하도록 식각된다. 실리콘게이트 패턴은 반응이온 식각을 이용하는 종래의 사진석판술을 사용하여 형성된다. p-MOS영역은 제4저항마스크(도시안됨)으로 피복되고, 비소이온(As＋)이 마스크로서 게이트전극 17a를 사용하여 n-MOS 영역내에 높은 도우즈량으로 주입된다. 제4저항마스크는 제5저항마스크 (도시안됨)로서 피복된다. 붕소이온(B＋)는 마스크로서 게이트전극을 사용하여 p-MOS영역내에 높은 도우즈량으로 주입된다.
그다음, 제5저항마스크(도시안됨)가 종래의 태우는 방법에 의해 제거된다. 그다음, 어닐링이 불순물로서 비소(As)와 붕소(B)를 능동화시키도록 수행된다. 결국, p＋형 드레인영역 18a, p＋형 소오스영역 18b,n＋형 드레인영역 19a와 n＋형 소오스영역 19b가 각각 형성된다.
마지막으로, 도면에는 보이지 않지만 게이트전극들 17a와 17b로부터 외부로 노출된 게이트산화층 16a와 16b의 부분들이 종래의 태우는 방법에 의해 제거된다.
그다음 표면보호용 산화막형성, 접촉개구의 형성 그리고 배선형성이 이루어진다. 기판의 전 표면은 인과 실리케이트 그라스(PSG)절연층으로 도포된다.
상술한 바와같이 본 발명의 CMOS IC는 IC용 추가제조 공정을 필요로 하지 않는다.
본 발명에 의하며, n형 우물영역들은 p채널 MOSFET의 게이트전극밑에 형성된다. n형 우물영역들은 소오스와 드렘인 영역들과 비교하여 더 깊은 확산영역이다. n형 우물영역들은 기판에 비하여 높은 농도의 불순물을 갖는다. 그러므로 소오스영역과 드레인 영역간에 발생하는 펀치 스로우 효과가 방지된다. p채널 MOSFET의 채널길이가 감소될 수 있다. 결국, 소오스와 드레인의 접합용량은 종래의 트윈터브방법에 비해 더 작게 된다. 더우가, n형 우물영역 불순물 농도는 종래의 트윈터브방식 보다 더 높을 수 있으므로 피일드산화층밑의 n형 우물영역은 채널 커트영역으로서 사용될 수 있다. 고불순물 농도의 채널커트 영역에 대한 추가제조 공정에 의해 형성될 수 있다.
지금까지 본 발명의 내용은 CMOS IC 에 관하여 기술되었으나, 본 기술분야에 통상의 지식을 가진 자이게는 많은 수정변경이 가능할 것이다. 예를들면 본 발명은 n-MIS IC 또는 p-MIS IC로 응용할 수 있다.

Claims (5)

  1. 일도전형을 갖는 반도체기같과, 상기 일도전형으로서 동일도전형을 갖는 상기 기판내에 형성되는 우물영역과, 상기 가판에 형성되는 전계절연층과, 그리고 상기 우물영역상에 형성되며 상기 전계절연층에 의해 분리되는 MIS형 전계효과 트랜지스터와를 포함하되, 상기 트랜지스터는 게이트와 드레인 영역을 갖고 있으며, 상기 우물영역은 상기 게이트와 상기 전계절연층 밑 부분들에 선택적으로 형성되며 상기 드레인영역밑의 적어도 일부분에 형성되지 않는 것이 특징인 우물영역을 갖는 반도체 기판상에 형성되는 MIS형 반도체장치.
  2. 제1항에서, 상기 드레인영역밑의 상기부분은 상기 기판과 접촉상태에 있는 MIS형 반,도체장치.
  3. 제1항에서, 드레인영역밑의 상기 부분에 형성되는 측방확산영역을 더 포함하되, 그 측방확산영역은 우물 영역보다 저불순물 농도를 갖는 MIS형 반도체장치.
  4. 제1항에 있어서, 상기 트랜지스터는 소오스영역을 더 포함하며, 상기 우물영역은 상기 소오스영역 둘레에 형성되며 상기 소오스영역 밑부분에는 형성되지 않는 MIS형 반도체장치.
  5. 제1항에서, 상기 우물영역은 상기 드레인영역보다 더 큰 깊이를 갖는 MIS형 반도체장치.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61111576A (ja) * 1984-10-13 1986-05-29 Fujitsu Ltd 半導体装置
EP0304541A1 (de) * 1987-08-18 1989-03-01 Deutsche ITT Industries GmbH Verfahren zum Herstellen implantierter Wannen und Inseln von integrierten CMOS-Schaltungen
EP0359530A3 (en) * 1988-09-15 1991-01-02 Advanced Micro Devices, Inc. Capacitive reduction of junctions in a semiconductor device
JP2504573B2 (ja) * 1989-08-08 1996-06-05 株式会社東芝 半導体装置及びその製造方法
US5382820A (en) * 1993-12-08 1995-01-17 United Microelectronics Corporation High voltage CMOS device to integrate low voltage controlling device
US5557125A (en) * 1993-12-08 1996-09-17 Lucent Technologies Inc. Dielectrically isolated semiconductor devices having improved characteristics
JPH1092950A (ja) 1996-09-10 1998-04-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
US20060143180A1 (en) * 2000-03-09 2006-06-29 Pkware, Inc. System and method for manipulating and managing computer archive files
EP1535159B1 (en) 2002-08-09 2016-03-02 Good Technology Corporation System and method for preventing access to data on a compromised remote device
US6982433B2 (en) * 2003-06-12 2006-01-03 Intel Corporation Gate-induced strain for MOS performance improvement
US8001082B1 (en) 2004-10-28 2011-08-16 Good Technology, Inc. System and method of data security in synchronizing data with a wireless device

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1153428A (en) * 1965-06-18 1969-05-29 Philips Nv Improvements in Semiconductor Devices.
US3751722A (en) * 1971-04-30 1973-08-07 Standard Microsyst Smc Mos integrated circuit with substrate containing selectively formed resistivity regions
US3946419A (en) * 1973-06-27 1976-03-23 International Business Machines Corporation Field effect transistor structure for minimizing parasitic inversion and process for fabricating
US4104784A (en) * 1976-06-21 1978-08-08 National Semiconductor Corporation Manufacturing a low voltage n-channel MOSFET device
JPS5380172A (en) * 1976-12-25 1978-07-15 Fujitsu Ltd Semiconductor device
DE2801085A1 (de) * 1977-01-11 1978-07-13 Zaidan Hojin Handotai Kenkyu Statischer induktionstransistor
US4132998A (en) * 1977-08-29 1979-01-02 Rca Corp. Insulated gate field effect transistor having a deep channel portion more highly doped than the substrate
JPS54136275A (en) * 1978-04-14 1979-10-23 Agency Of Ind Science & Technol Field effect transistor of isolation gate
JPS55111171A (en) * 1979-02-20 1980-08-27 Mitsubishi Electric Corp Field-effect semiconductor device
US4306916A (en) * 1979-09-20 1981-12-22 American Microsystems, Inc. CMOS P-Well selective implant method
NL8100347A (nl) * 1981-01-26 1982-08-16 Philips Nv Halfgeleiderinrichting met een beveiligingsinrichting.
JPS57143854A (en) * 1981-02-27 1982-09-06 Toshiba Corp Complementary type metal oxide semiconductor device and its manufacture
JPS57155777A (en) * 1981-03-20 1982-09-25 Sharp Corp Mos transistor
JPS5812349A (ja) * 1981-07-16 1983-01-24 Toshiba Corp 相補型ｍｏｓ半導体装置
US4435895A (en) * 1982-04-05 1984-03-13 Bell Telephone Laboratories, Incorporated Process for forming complementary integrated circuit devices
IT1210872B (it) * 1982-04-08 1989-09-29 Ates Componenti Elettron Processo per la fabbricazione di transistori mos complementari in circuiti integrati ad alta densita' per tensioni elevate.
US4480375A (en) * 1982-12-09 1984-11-06 International Business Machines Corporation Simple process for making complementary transistors
US4633289A (en) * 1983-09-12 1986-12-30 Hughes Aircraft Company Latch-up immune, multiple retrograde well high density CMOS FET
US4599789A (en) * 1984-06-15 1986-07-15 Harris Corporation Process of making twin well VLSI CMOS

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US5128739A (en) 1992-07-07

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