TW201135938A - Semiconductor device - Google Patents

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Yoshitaka Ueda
Kouichi Yamada
Atsushi Wada
Shigeto Kobayashi
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Sanyo Electric Co
Sanyo Semiconductor Co Ltd
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Description

201135938 六、發明說明： 【發明所屬之技術領域】 本發明涉及一種半導體裝置，特別地涉及一種具有源 極區域及汲極區域夾持形成為栅格狀的閘極電極彼此相鄰 地配置的電晶體的半導體裝置。 【先前技術】 已知過去為了提高每單位面積的閘寬度（Gw)的效率， 而將閘極電極形成為栅格狀的M0S電晶體（例如，參照非專 利文獻1)。將此M0S電晶體稱為柵格狀（方格花紋）電晶體。 第1圖示出現有的柵格狀電晶體1的示意性平面結 構。栅格狀電晶體1包括：形成為柵格狀的閘極電極2、 和被閘極電極2包圍的擴散區域。為了提高電路的精細密 度，擴散區域採用正方形的形狀。擴散區域構成源極區域 3或汲極區域4,源極區域3及汲極區域4夾持閘極電極2 彼此相鄰地配置。在源極區域3及沒極區域4中分別形成 用於連接到金屬佈線的源極用接觸點5及汲極用接觸點6。 (先前技術文獻） (專利文獻）
非專利文獻 1 : Alan Hastings(著），“The Art of ANALOG LAYOUT”、pp416-417, Chapterl2 【發明内容】 (發明所欲解決的課題） 在柵格狀電晶體1中，所有的源極區域3及所有的汲 極區域4分別連接在共同的電極上。在柵格狀電晶體1中， 322682
S 201135938 在背閘擴散層上方的第一金屬層中，各源極用接觸點5被 連接在沿閘極電極2的栅格向一個方向延伸的源極用金屬 佈線上，此外，各汲極用接觸點6被連接在沿閘極電極2 的栅格向同方向延伸的汲極用金屬佈線上。在第一金屬層 中，交替地形成源極用金屬佈線和汲極用金屬佈線。在第 一金屬層的上方的第二金屬層中，多個源極用金屬佈線被 連接在共同的源極上，同樣地，多個汲極用金屬佈線被連 接在共同的没極上。 第2圖不出第一金屬層中的金屬佈線的示意性配置的 例。如圖所示，沿閘極電極2的柵格向同一個方向延伸 形成了源極用金屬佈線7及汲極用金屬佈線8，它們分別 被連接在源極用接觸點5及沒極用接觸點6上。又在第 2圖中，在此俯視圖中省略了連接在位於上侧及下側的汲 極用接觸點6上的沒極用金屬佈線8的圖示。 形成源極用金屬佈線7及沒極用金屬佈線8，使它們 具有以覆盘向其長度方向延伸的閘極電極2的上方的方式 形成的細長矩形區域、和為了與各擴散區域的接觸點連接 而從細長矩形區域向寬度方向突出的凸區域。為此，如圖 所不金屬佈線的寬度’在有凸區域的部位變粗、在益凸 區域的部位變細。牲 μ 區域，則存在如果以最高的細密度形成擴散 的情況。如此，由的制約而不能向斜方向引出佈線 而使得窄幅區財的1 長度方Μ金屬㈣的寬度變化， 哥生電阻增加。金屬佈線的金屬電阻 係附加在M0S電晶體 歧的輸出入電阻上。由於寄生電阻的增 5 322682 201135938 加將導致在電晶體的導通電阻上加上佈線寄生電阻的總導 通電阻之增大和驅動能力的損失，而不優選。過去，雖然 柵格狀電晶體有目的地導入藉由提高每單位面積的閘寬度 (GW)的效率而使電路規模小型化、使電晶體的導通電阻降 低、使驅動能力提高，但如果由於其金屬佈線電阻的增大 而使總導通電阻增大，則難免不失去原有的優點。 有鑑於於上述狀況而進行本發明，其目的在於提供一 種降低金屬佈線電阻的半導體裝置。此外，本發明的目的 在於實現電子電路的小塑化。 (解決課題的手段） 為了解決上述課題，本發明之一態樣的半導體裝置具 有電晶體，該電晶體包括：形成為柵格狀的閘極電極，被 閘極電極包圍的源極區域及〉及極區域，和沿閘極電極的桃 格的一個方向配置且經由接觸點與源極區域及汲極區域連 接的金屬佈線；源極區域及汲極區域夾持閘極電極相鄰地 配置；源極區域及汲極區域分別被形成為在金屬佈線的長 度方向上具有長邊的長方形狀。 (發明效果） 根據本發明，可提供一種具有降低金屬佈線電阻的 M0S電晶體的半導體裝置。此外，根據本發明，可實現電 子電路的小型化。 【實施方式】 第3圖示出本發明的實施方式的開關電路10的結構。 開關電路10被搭載在行動電話或PDA(個人數字助理， 6 322682
S 201135938 • Personal Dedal Assistant)等電子設備上。電子設備具 — 有連接器I6’在連接器16上連接有PC(個人電腦，Personal Computer)等外部設備或耳機等周邊設備。在開關電路1〇 中’共同輸出入部15連接在連接器16上，在與外部設備 或周邊设備之間進行輸出入的信號經過共同輸出入部15。 開關電路10結構為至少包括：USB—SW11、AUDI〇_sw12、 UART —SW13 及 VBUS —SW14。 如果電子設備經由連接器16由USBOJniversal Serial Bus)連接到外部設備上，則USB —SW11被導通而能 進行USB信號的發送接收。此時，vBUS_swl4也被導通， 經過USB提供的VBUS電源作為VBUS0UT被輸出，並且内部 電源生成電路17生成内部電源intVCC。此外，如果在連 接器16上連接耳機，則AUDIO—SW12被導通，從耳機輸出 聲音。此外，在 UARTQJniversal Asynchronous Receiver Transmitter,通用非同步接收發送器）信號的發送接收 時，UART —SW13被導通。如此，開關電路10按照連接在 連接器16上的設備，控制各開關的導通斷開。 為了低損耗·低失真地通過高頻的信號和輸入電位小 的類比（analog)音頻信號，開關電路1〇優選盡力降低總導 通電阻（電晶體的導通電阻+佈線的寄生電阻）。另一方面， 為了 USB—SW的寬頻化，而優選實現共同輸出入部15的低 電容化。雖然通常為了降低電晶體的導通電阻而需要增大 閘寬度（GW)，但作為副作用’會導致寄生電容的增大。本 發明者藉由提高栅格狀電晶體的每單位面積的閘寬度（GW) 7 322682 201135938 的效率，有助於電路規模的小型化，著眼於兼容導通電阻 和寄生電容的降低，達到實現有關過去撕格狀電晶體中被 視為問題的降低金屬佈線電阻的佈局。 第4圖示出了本發明的實施方式的半導體裝置的示意 性平面結構。本實施方式的半導體襄置具有樹格狀電晶體 即M0S電晶體20。栅格狀電晶體由於有效地增加了每單位 面積的閘寬度（GW)’所以具有實現電路的小規模化的優點。 M0S電晶體20具有由多晶石夕等形成為栅格狀的間極電 極22。具體而言，閘極電極22構成為具有空出預定第一 間隔a而向第-方向延伸的多條線，和空出預定第二間隔 b(>a)而向與第-方向正交的第二方向延伸的多條線。被 閑極電極22包圍的多個擴散區域具有同一長方形的形狀 而構成源極區域23或没極區域24。源極區域23及没極區 域24夾㈣極f極22而彼此相鄰地配置。如果著祀於某 -個源極區域23,則在夾持劃分此區域的閘極電極;:在 四個方向（前後左右）相鄰的區域中配置有汲極區域％。同 樣地，如果著眼於某-個沒極區域24，則在失持劃分此區 域的閘極電極22相鄰的四個方向的區域中配置有源極區 域23。即，源極區域23及汲極區域24在基板上被配置為 方格形狀，源極區域23及没極區域24分別在斜方向上連 續。在源極區域23及沒極區域24中，分別形成用於與第 -金屬層的金屬佈線連接的源極用接觸點25及沒極用接 觸點26。 第5圖示出構成源極區域23或汲極區域24的擴散區 322682 8 201135938 域的平面結構。在本實施方式的M〇s電晶體2〇中，擴散區 域被形成為長方形狀。優選長邊長度為b、短邊長度為a 時的長寬比（b/a)為1.2以上。優選將短邊長度&設定為實 質上與在使M0S電晶體20的細密度最高時可實現的擴散 區域的一邊長度相等。源極區域23及汲極區域24分別被 形成為在第一金屬層的金屬佈線的長度方向上具有長邊。 第6圖示出M0S電晶體20的第一金屬層中的金屬佈 線的示意性配置的一例。第7圖表示由a — A截取第6圖的 M0S電晶體20的一部分剖面。首先，參照第7圖說明 電晶體2 0的結構。 在P型矽基板31的表面上形成背閘極擴散層32。在 背閘極擴散層32的表層部，交替重複形成源極區域23及 汲極區域24。在源極區域23及汲極區域24之間的通道 (channel)區域上’隔著閘極氧化膜33形成閘極電極22。 在第一金屬層40中形成源極用金屬佈線27及汲極用金屬 佈線28 ’源極區域23及汲極區域24分別經由源極用接觸 點25及汲極用接觸點26連接在源極用金屬佈線27及汲極 用金屬佈線28上。又，省略閘極電極22和第一金屬層40 之間的層間絕緣膜等的圖示。 參照第6圖，沿閘極電極22的柵格的一個方向配置 源極用金屬佈線27及汲極用金屬佈線28，將它們分別連 接在多個源極用接觸點25及汲極用接觸點26上。藉由沿 閘極電極22的栅格的一個方向配置源極用金屬佈線27及 汲極用金屬佈線28，就能使MOS電晶體20内的多個金屬 9 322682 201135938 佈線的長度實質上相等，如果與多個金屬佈線的長度不同 的情形相比，則能使M0S電晶體20内的金屬佈線的寄生電 阻分佈固定。又，在俯視圖中，雖然在位於上側和下侧的 汲極用接觸點26上未連接汲極用金屬佈線28，但實際地 對於它們連接有汲極用金屬佈線28。 源極用金屬佈線27及汲極用金屬佈線28在其長度方 向上被形成為鋸齒形狀’分別連接在源極用接觸點25及汲 極用接觸點26上。源極用金屬佈線27被配置在向其長度 方向延伸的1個閘極線的上方，與形成在位於此閘極線的 兩側的源極區域23上的源極用接觸點25連接。如此，藉 由將源極用金屬佈線27形成為鋸齒形狀，就能有效地連接 夾持1個閘極線鋸齒狀地配置的源極用接觸點25。 同樣地，汲極用金屬佈線28被配置在向其長度方向 延伸的1個閘極線的上方’與形成在位於此閘極線的兩側 的汲極區域24上的汲極用接觸點26連接。如此，藉由將 汲極用金屬佈線28形成為鑛齒形狀，就能有效地連接夾持 1個閘極線雜齒狀地配置的沒極用接觸點26。 具體而言’在第一金屬層40中，源極用金屬佈線27 重疊配置在向其長度方向延伸的閘極線上。經由重疊配置 源金屬佈線27以覆蓋向一個方向延伸的閘極電極22，就 能提高源極用金屬佈線27的覆蓋度，減小寄生電阻。多個 源極用金屬佈線27在隔著層間絕緣膜形成在第一金屬層 40的上方的第二金屬層中被連接到共同的源極上。此外， 在第一金屬層40中’汲極用金屬佈線28重疊配置在向其 10 322682 201135938 長度方向延伸的閘極線上。藉由重疊配置汲極用金屬佈線 28以覆蓋向一個方向延伸的閘極電極22，就能提高汲極用 金屬佈線28的覆蓋度，減小寄生電阻。多個汲極用金屬佈 線28在隔著層間絕緣膜形成在第一金屬層4〇的上方的第 二金屬層中被連接到共同的汲極上。 源極用金屬佈線27在其長度方向中具有相同的寬度 (正交於長度方向的方向的長度）。如果與第2圖所示的源 極用金屬佈線7比較，由於以均一的寬度形成源極用金屬 佈線27，所以能減小寄生電阻。同樣地，汲極用金屬佈線 28也在其長度方向中具有相同的寬度。如果與第2圖所示 的汲極用金屬佈線28比較，由於以均一的寬度形成没極用 金屬佈線28，所以能減小寄生電阻。源極用金屬佈線27 及汲極用金屬佈線28也可以具有同一形狀，兩者可形成為 相等的寬度。 此外，優選源極用金屬佈線27及汲極用金屬佈線28 在整個長度方向上彼此空出預定間隔而進行配置。優選源 極用金屬佈線27及汲極用金屬佈線28在長度方向中維持 預定間隔而盡可能形成為粗的寬度。由此，能進一步降低 佈線的寄生電阻。 在第6圖中’示出了具有總數36個擴散區域的M0S 電晶體20的結構。M0S電晶體20的源極區域23及汲極區 域24在第二金屬層中分別被短路。又，以柵格狀電晶體即 M0S電晶體20為單元而組合多個也能形成1個電晶體。如 果將預定規模的MOS電晶體20作為1個電晶體單元而模組 322682 201135938 化’則藉由二維地組合多個電晶體單元就能縮短佈線等而 可實現電晶體的低電容化。 此情況下，如上所述，在1個電晶體單元（例如M0S 電晶體20)中，多個源極區域23及汲極區域24分別由形 成在第二金屬層中的共同源極及汲極連接。在由多個電晶 體單元形成1個電晶體的情況下，或在第二金屬層中連接 各電晶體單元的源極及汲極，或在形成在第二金屬層的上 方的第三金屬層中連接第二金屬層中的各電晶體單元的源 極及汲極。藉由採取這樣的結構’就能由多個電晶體單元 形成1個M0S電晶體。 第8圖是VBUS-SW14的電路圖。VBUS-SW14由電晶 體TR1及電晶體TR2構成，兩者的沒極相互連接。電晶體 TR1及電晶體TR2分別由多個電晶體單元構成。 第9(a)圖示出配置20個電晶體單元1〇〇至119時的 第一金屬層的示意性平面結構。在此例中，電晶體TR1由 10 個電晶體單元 100、101、102、103、104、105、106、 107、108、109構成。此外，電晶體TR2由1〇個電晶體單 元 110、111、112、113、114、115、116、117、118、119 構成。如圖所示，在第一金屬層中，構成電晶體TR1的電 晶體單元的佈線長度方向和構成電晶體TR2的電晶體單元 的佈線長度方向正交。 第9(b)圖示出第二金屬層的示意性平面結構。在第二 金屬層中’電晶體單元1〇〇至119的汲極用金屬佈線共同 連接在汲極電極130上。 12 322682
S 201135938 構成電晶體TR1的電晶體單元100至109的源極用金 屬佈線連接在源極電極12〇、12卜122、123上。具體地， 電晶體單元1〇〇至103的源極用金屬佈線連接在源極電極 120上’電晶體單元1〇4至106的源極用金屬佈線連接在 源極電極121上，電晶體單元1〇7至1〇8的源極用金屬佈 線連接在源極電極122上’電晶體單元1〇9的源極用金屬 佈線連接在源極電極123上。 構成電晶體TR2的電晶體單元110至119的源極用金 屬佈線連接在源極電極丨24、125、126、127上。具體而言， 電晶體單元11〇至113的源極用金屬佈線連接在源極電極 124上’電晶體單元114至116的源極用金屬佈線連接在 源極電極125上，電晶體單元in至118的源極用金屬佈 線連接在源極電極126上，電晶體單元119的源極用金屬 佈線連接在源極電極127上。 第1〇圖示出第三金屬層的示意性平面結構。用一點 虛線劃分的區域呈現VBUS —SW14的晶片（chip)形狀。在 VBUSOUT上連接源極電極12〇至123 ’在VBUS上連接源極 電極124至127。此外，在VBUSMID上連接汲極電極13〇。 藉由在晶片的角部配置作為向VBUS — SW14輸入的VBUS、 作為輸出的VBUSOUT，就能降低輸出入中的佈線電阻。 如上所述，藉由二維地組合、連接多個電晶體單元1〇〇 至119而構成VBUS — SW14。具體而言，階梯狀地連接1〇 個電晶體單元100至109構成電晶體TR1，階梯狀地連接 10個電晶體單元110至119構成電晶體TR2，藉由結合階 13 322682 201135938 梯部分而構成1個電晶體開關。 另一方面，例如串聯（一列）地一維排列電晶體單元 100至119也能構成VBUS —SW14。此情況下，第二金屬層 中的電極變長。為此，與二維地組合電晶體單元100至119 的情形相比，一維連接時的寄生電容增大。因此，如上所 述’藉由二維地配置電晶體單元1〇〇至119就能構成降低 寄生電阻的VBUS —SW14。 下面’說明進一步實現開關電路1〇中的共同輸出入 部15的低電容化的結構。 由於開關電路10通過高頻USB信號，所以共同輸出 入部15的寄生電容越低越好。但是，由於在共同輸出入部 15連接多個開關，所以各開關中的電容成為共同輸出入部 U的低電容化的障礙。特別因AUDIO—SW12的寄生電容變 大’故藉由將其降低’就能大幅度地降低共同輸出入部15 的寄生電容。 第11圖示出AUDIO —SW12的電路圖。AUDI0-SW12具 備在從端子16向共同輸出入部15輸出聲音時導通的電晶 體 TR3。
:在現有的AUDIO — SW中，所有的電路元件係構成為可 用最大的内部電源電壓intvcc來工作。特別在與外部設備 進行USB連接時係提供VBUS作為内部電源電壓intV(：c， ^進行USB連接時則提供電池電壓作為内部電源電厘 fVCC的電子設備中’必須使用可承受最大内部電源電壓 VCC供給的電路元件。如果最大的内部電源電壓intVCC 322682 14 201135938 為VBUS(5V) ’則電路元件將使用5V耐壓用的電路元件。 基於這樣的情況，在現有的AUDIO —SW中係在電晶體TR3 中使用5V耐壓用電晶體’因此，存在共同輸出入部15的 寄生電容變大的問題。 因此，在本實施方式的AUD10 — SW12中’使用可承受 電壓比最大的内部電源電壓intVCC(5V)低的耐壓用電晶 體作為電晶體TR3。例如，於電晶體TR3使用3V耐壓用電 晶體。另一方面，在用於向電晶體TR3提供電壓的電路元 件’具體而言係電晶體TR4、TR5、和構成拇極控制電路18 及基板電壓控制電路19的電晶體中，使用5V耐壓用的電 晶體。藉由設置電晶體TR5而使電晶體TR3的閘電壓降至 3V以下。如此，藉由形成有使電晶體TR3的閘電壓下降的 電路元件，就能用閘氧化膜薄的低耐壓用電晶體構成電晶 體TR3 ’而能實現共同輸出入部15的低電容化。 在上文中，根據實施例說明了本發明。此實施例是例 不，本領域的技術人員應該可以理解在上述各構成要素和 各處理程序（process)的組合中可進行各種變化例，此外， 這些變化例也為本發明之範圍内。 第12圖示出實施方式的半導體裝置的示意性平面結 構的變化例。與第4圖比較，第12圖所示的M0S電晶體 2 0，源極區域2 3及汲極區域2 4分別具有多個源極用接觸 點25及汲極用接觸點26。閘極電極22係構成為具有空出 預定第一間隔a向第一個方向延伸的多個線，和空出預定 第二間隔c(>b)向與第一個方向正交的第二方向延伸的 15 322682 201135938 多個線。 藉由在1個源極區域23及汲極區域24中形成多個源 極用接觸點25及汲極用接觸點26，就能降低各自的接觸 電阻。又，在第12圖所示的例子中，雖然相對1個擴散區 域形成2個接觸點，但不限於2個，亦可以為3個，或是 4個以上。 第13圖示出第12圖所示的M0S電晶體2〇的第一金 屬層中的金屬佈線的示意性配置的變化例。沿閘極電極& 的柵格的一個方向配置源極用金屬佈線27及汲極用金屬 佈線28，將它們分別連接在多個源極用接觸點25及汲極 用接觸點26上。在第12圖所示的M0S電晶體2〇中，雖然 在1個擴散區域形成多個接觸點，但優選將此接觸點沿金 屬佈線延伸的方向配置在擴散區域内。藉由如此配置接觸 ”占不增加寄生電谷也能將金屬佈線有效地連接在接觸點 上。 ’’ 【圖式簡單說明】 第1圖是表示現有的栅格狀電晶體的示意性平面結構 圖。 第2圖疋表不第一金屬層中的金屬佈線的示意性配置 的一例的圖。 第3圖是表不本發明的實施方式的開關電路的結構 圖。 第4圖是表示本發明的實施方式的半導體裝置的示意 性平面結構圖。 16 322682 201135938 第5圖疋表不構成源極區域或没極區域的擴散區 平面結構圖。 -第6圖是表示M0S電晶體的第—金屬層中的金屬佈線 的示意性配置的一例的圖。 第7圖疋表不由A—A截取第6圖的M0S電晶體的一 部分剖面的圖。 第8圖是VBUS-SW的電路圖。 第9圖（a)是表示配置了 2〇個電晶體單元時的第一金 屬層的示意性平面結構圖，⑻是表示第二金屬層的示意性 平面結構圖。 第10圖是表示第三金屬層的示意性平面結構圖。 第11圖是audio — SW的電路圖。 第12圖是表示實施方式的半導體裝置的示意性平面 結構的變化例的圖。 第圖是表示M0S電晶體的第一金屬層中的金屬佈 線的示意性配置的變化例的圖。 【主要元件符號說明】 1 栅格狀電晶體 2 ' 22 閘極電極 3 > 23 源極區域 4 ' 24 没極區域 5 ' 25 源極用接觸點 6 ' 26 汲極用接觸點 7 ' 27 源極用金屬佈線 8 > 28 汲極用金屬佈線 10 開關電路 11 USB-SW 12 AUDI0-SW 13 UART-SW 14 VBUS — SW 15 共同輸出入部 17 322682 201135938 16 連接器 17 内部電源生成電路 20 MOS電晶體 31 P型矽基板 32 背閘極擴散層 33 閘極氧化膜 40 第一金屬層 130 沒極電極 100至119 電晶體單元 120至127 源極電極 TRl、TR2 電晶體 18 322682

Claims (1)

  1. 201135938 七、申請專利範圍： 1. 一種半導體裝置，其特徵在於：具有電晶體，該電晶體 包括：形成為栅格狀的閘極電極，被上述閘極電極包圍 的源極區域及汲極區域，及沿上述閘極電極的柵格的一 個方向配置且經由接觸點與上述源極區域及上述汲極 區域連接的金屬佈線；上述源極區域及上述汲極區域夾 持上述閘極電極相鄰地配置； 上述源極區域及上述汲極區域分別被形成為在上 述金屬佈線的長度方向上具有長邊的長方形狀。 2. 如申請專利範圍第1項所述的半導體裝置，其特徵在於： 形成有與在上述源極區埠形成的源極用接觸點連 接的源極用金屬佈線，和與在上述汲極區域形成的汲極 用接觸點連接的汲極用金屬佈線； 上述源極用金屬佈線及上述汲極用金屬佈線在其 長度方向上被形成為鋸齒形狀，分別與上述源極用接觸 點及上述汲極用接觸點連接。 3·如申請專利範圍第2項所述的半導體裝置，其特徵在於: 上述源極用金屬佈線及上述汲極用金屬佈線分別 重豐、配置在向其長度方向延伸的上述閘極電極上。 4.如申請專利範圍第2或3項所述的半導體裝置，其特徵 在於： 上述源極用金屬佈線在其長度方向上具有相同的 寬度，上述汲極用金屬佈線在其長度方向上具有相同的 寬度。 1 322682
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014022561A (ja) 2012-07-18 2014-02-03 Sony Corp 固体撮像装置、及び、電子機器
US20140175526A1 (en) * 2012-12-20 2014-06-26 Macronix International Co., Ltd. Semiconductor device for current control and method thereof
KR102029794B1 (ko) 2013-03-15 2019-10-08 삼성전자주식회사 반도체 장치
CN104241385A (zh) * 2014-09-23 2014-12-24 北京大学 具有较小版图面积的环栅场效应晶体管及其制备方法
CN104934475A (zh) * 2015-03-12 2015-09-23 西安电子科技大学 基于65nm工艺的环栅抗辐照MOS场效应管
CN106844882B (zh) * 2016-12-29 2020-02-18 北京华大九天软件有限公司 一种在狭长区域的长边和短边之间进行等电阻布线的方法
US10147796B1 (en) * 2017-05-26 2018-12-04 Stmicroelectronics Design And Application S.R.O. Transistors with dissimilar square waffle gate patterns
US10403624B2 (en) 2017-05-26 2019-09-03 Stmicroelectronics Design And Application S.R.O. Transistors with octagon waffle gate patterns

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61100947A (ja) * 1984-10-22 1986-05-19 Toshiba Corp 半導体集積回路装置
JPH07112064B2 (ja) * 1986-02-10 1995-11-29 株式会社東芝 絶縁ゲート電界効果型トランジスタ
JPH02357A (ja) * 1988-05-20 1990-01-05 Hitachi Ltd 半導体装置
JPH02198174A (ja) * 1989-01-27 1990-08-06 Hitachi Ltd 横形ｄｓａ・ｍｏｓｆｅｔ
JPH04109677A (ja) * 1990-08-29 1992-04-10 Seiko Instr Inc Ｍｏｓトランジスター
EP0523967B1 (en) * 1991-07-18 1999-09-22 Fujitsu Limited Transistor arrangement for forming basic cell of master-slice type semiconductor integrated circuit device and master-slice type semiconductor integrated circuit device
JPH06112482A (ja) * 1992-09-28 1994-04-22 Sanyo Electric Co Ltd Ｍｏｓトランジスタとその製造方法
US5550728A (en) * 1994-04-18 1996-08-27 Analog Devices, Inc. Charge pump converter structure
JP3410829B2 (ja) * 1994-09-16 2003-05-26 株式会社東芝 Ｍｏｓゲート型半導体装置
CN1099713C (zh) * 1995-04-06 2003-01-22 工业技术研究院 用n边多边形单元布线的mos单元、多单元晶体管及ic芯片
US5714784A (en) * 1995-10-19 1998-02-03 Winbond Electronics Corporation Electrostatic discharge protection device
US6137143A (en) * 1998-06-30 2000-10-24 Intel Corporation Diode and transistor design for high speed I/O
JP2000049341A (ja) * 1998-07-30 2000-02-18 Fujitsu Ltd 半導体集積回路装置
JP3241022B2 (ja) * 1999-05-25 2001-12-25 日本電気株式会社 電界効果トランジスタ
US6476439B2 (en) * 2001-03-01 2002-11-05 United Microelectronics Corp. Double-bit non-volatile memory structure and corresponding method of manufacture
US6624484B2 (en) * 2001-07-31 2003-09-23 Nokia Corporation IGFET and tuning circuit
KR100493059B1 (ko) 2003-04-18 2005-06-02 삼성전자주식회사 게이트 캐패시턴스를 감소시킬 수 있는 트랜지스터
TWI229936B (en) * 2003-04-18 2005-03-21 Samsung Electronics Co Ltd MOS transistor having a mesh-type gate electrode
DE10324612B4 (de) * 2003-05-30 2005-08-11 Infineon Technologies Ag Halbleiterspeicher mit Charge-Trapping-Speicherzellen und Virtual-Ground-Architektur
US7309906B1 (en) * 2004-04-01 2007-12-18 Altera Corporation Apparatus and methods for providing highly effective and area efficient decoupling capacitance in programmable logic devices
US7294892B2 (en) * 2005-05-27 2007-11-13 Faraday Technology Corp. Multi-transistor layout capable of saving area
WO2008147950A2 (en) * 2007-05-23 2008-12-04 Fairchild Semiconductor Corporation Low on resistance cmos transistor for integrated circuit applications
US8080847B2 (en) * 2008-04-08 2011-12-20 Fairchild Semiconductor Corporation Low on resistance CMOS “wave” transistor for integrated circuit applications
JP5269017B2 (ja) * 2010-09-13 2013-08-21 株式会社東芝 電力増幅器

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