JP5131171B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5131171B2 JP5131171B2 JP2008311772A JP2008311772A JP5131171B2 JP 5131171 B2 JP5131171 B2 JP 5131171B2 JP 2008311772 A JP2008311772 A JP 2008311772A JP 2008311772 A JP2008311772 A JP 2008311772A JP 5131171 B2 JP5131171 B2 JP 5131171B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- electrode
- conductivity type
- type semiconductor
- junction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
図11は、単相ブリッジ構成の回路で、電源電位Vccと基準電位GND間に2個のMOSFETQ3,Q1を直列接続し、さらに2個のMOSFETQ4,Q2を直列接続したものを並列接続している。そして、MOSFETQ3とMOSFETQ1の接続点とMOSFETQ4とMOSFETQ2の接続点の間には負荷が接続されており、MOSFETQ1とMOSFETQ4、MOSFETQ2とMOSFETQ3を図示されていない駆動回路から信号を与えて交互にスイッチングさせる。このスイッチングにより負荷に左から右あるいはその逆の方向に電流を流すことができる。この様な回路では負荷がモーターなどの誘導性負荷であることが多い。しかしながら、誘導性負荷の場合、図10の様な複雑な接合構造を有するMOSFETを使用した場合に、寄生効果により不具合が生じ易い。
図12において、GND電位に接続されたソース電極10に対しドレイン電極11がPN接合のえんそう電圧(〜0.7V)より低くなると、pウェル領域3とn+ドレイン領域5のPN接合が順方向バイアスされ、nウェル領域2、pウェル領域3、n+ドレイン領域5で構成される寄生トランジスタQp1にベース電流が流れ、寄生トランジスタQp1のコレクタ電流がVccから負荷に向かって流れる。図14は、この様子を図11の寄生トランジスタQp1を寄生トランジスタQpとして付加して示した等価回路であり、ベース電流Ibによりコレクタ電流Icが流れる。
この場合、高電位側のMOSFETのドレインは最も高い電位であるVccに接続されるため通常nウェル領域2とドレイン領域5が接続された図15に示す接続構造となる。まず、図11の回路においてMOSFETQ4とMOSFETQ1がオンし、負荷の右側から左側に電流が流れている場合を考える。この時点でMOSFETQ1を遮断した場合に誘導性負荷には電流を流し続けようとして起電力が発生するので、MOSFETQ3のソース電位はVccよりも高い電圧となる。このため図15において、pウェル領域3とドレイン領域5及びpウェル領域3とnウェル領域2間のPN接合が順バイアスされ、図15におけるPNPの寄生トランジスタQp3のベース電流Ibが流れ寄生トランジスタQp3がオンすることにより負荷からGNDに電流が流れる。これを等価回路で表すと図16の様になる。
本発明は、上記の課題に鑑みてなされたものであって、寄生トランジスタによる寄生効果で素子が破壊されることを防ぐことを目的とする。
第2の参考例によれば、ソース集電電極の配線直下にショットキー接合を形成するため、面積効率良くショットキーバリアダイオードを形成することができる。
図7は本発明の第2の実施例におけるショットキーバリアダイオードの概念を示す断面構造図であり、p型半導体基板1の表面にnウェル領域2が形成され、さらにnウェル領域2の表面にはpウェル領域3が形成されている。pウェル領域3の表面にはnオフセット領域6が形成され、その表面には耐圧に応じて所定の距離を離したアノード電極15及びカソード電極24が形成されている。アノード電極15はnオフセット領域6とショットキー接合16を形成し、カソード電極24直下にはカソード電極24とオーミック接合を形成するためのn+カソード領域25が形成されている。また、アノード電極15とカソード電極24に挟まれたnオフセット領域6の表面にはアノード電極近傍の電界を緩和する目的でLOCOS酸化膜19及びポリシリコンのフィールドプレート26が形成されている。一方、pウェル領域3及びnウェル領域2はそれぞれpウェルコンタクト領域27、n+コンタクト領域12を介してpウェル電極28、nウェル電極13に接続されている。
2 nウェル領域
3 pウェル領域
4 n+ソース領域
5 n+ドレイン領域
6 nオフセット領域
7 ゲート酸化膜
8 ゲート電極
9 p+コンタクト領域
10 ソース電極
11 ドレイン電極
12 n+コンタクト領域
13 nウェル電極
14 裏面電極
15 アノード電極
16 ショットキー接合
17 p基板コンタクト領域
18 基準電位電極
19 LOCOS酸化膜
20 ソース集電電極
21 ドレイン集電電極
22 n+コンタクト領域
23 nウェル電極
25 カソードコンタクト領域
26 ポリシリコンフィールドプレート
27 pウェルコンタクト領域
28 pウェル電極
29 n+半導体基板
30 n型半導体層
Claims (5)
- 第2導電型半導体領域表面に形成された第1導電型半導体領域と、該第1導電型半導体領域内に形成された第2導電型オフセット領域を備え、該オフセット領域表面にアノード電極及びカソード電極が形成され、該カソード電極が前記オフセット領域とオーミック接合を形成し、前記アノード電極が前記オフセット領域とショットキー接合を形成し、前記第1導電型半導体領域表面に該半導体領域とオーミック接合を形成する第1電極を備え、該第1電極が前記アノード電極に接続され、前記アノード電極及び前記第1電極と前記カソード電極間に、アノード電極直下のショットキー接合が逆バイアスされ、前記第1導電型半導体領域と前記第2導電型オフセット領域間の第1PN接合が逆バイアスされる方向に電圧を印加した場合に、前記ショットキー接合のブレークダウン電圧以下の電圧で前記アノード電極と前記カソード電極に挟まれたオフセット領域が完全に空乏化するように第2導電型オフセット領域の単位面積あたりの不純物総量が設定されていることを特徴とする半導体装置。
- 第2導電型半導体領域表面に形成された第1導電型半導体領域と、該第1導電型半導体領域内に形成された第2導電型オフセット領域を備え、該オフセット領域表面にアノード電極及びカソード電極が形成され、該カソード電極が前記オフセット領域とオーミック接合を形成し、前記アノード電極が前記オフセット領域とショットキー接合を形成し、前記第2導電型半導体領域表面に該半導体領域とオーミック接合を形成する第2電極を備え、該第2電極が前記カソード電極に接続され、前記カソード電極及び前記第2電極と前記第1電極間に、前記第1PN接合が逆バイアスされ、前記第1導電型半導体領域と前記第2導電型半導体領域間の第2PN接合が逆バイアスされる方向に電圧を印加した場合に、前記第1PN接合または第2PN接合のブレークダウン電圧以下の電圧で前記アノード電極と前記カソード電極に挟まれた領域直下の第1導電型半導体領域が完全に空乏化するように該第1導電型半導体領域の単位面積あたりの不純物総量が設定されていることを特徴とする半導体装置。
- 前記アノード電極とカソード電極に挟まれた前記オフセット領域の表面にフィールド酸化膜が形成されていることを特徴とする請求項1又は請求項2に記載の半導体装置。
- 第1導電型半導体基板の第1主面上に形成された少なくとも1つの第2導電型半導体領域と、該第2導電型半導体領域内に形成された第1導電型半導体領域と、該第1導電型半導体領域内に形成された第2導電型ドレイン領域および第2導電型ソース領域と、該ドレイン領域およびソース領域に挟まれた、前記第1導電型半導体領域表面上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記第1導電型半導体領域とソース領域とに接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備え、請求項1に記載の第1導電型領域と同一の第1導電型領域又は異なる第1導電型領域であることを特徴とする請求項1に記載の半導体装置。
- 第2導電型半導体基板の第1主面上に形成された第1導電型半導体領域と、該第1導電型半導体領域内に形成された第2導電型ドレイン領域および第2導電型ソース領域と、該ドレイン領域およびソース領域に挟まれた、前記第1導電型半導体領域表面上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記第1導電型半導体領域とソース領域とに接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備え、請求項1に記載の第1導電型領域と同一の第1導電型領域又は異なる第1導電型領域であることを特徴とする請求項1に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008311772A JP5131171B2 (ja) | 2001-11-21 | 2008-12-08 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001355798 | 2001-11-21 | ||
JP2001355798 | 2001-11-21 | ||
JP2008311772A JP5131171B2 (ja) | 2001-11-21 | 2008-12-08 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002262230A Division JP4277496B2 (ja) | 2001-11-21 | 2002-09-09 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009105421A JP2009105421A (ja) | 2009-05-14 |
JP5131171B2 true JP5131171B2 (ja) | 2013-01-30 |
Family
ID=40706753
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008311772A Expired - Fee Related JP5131171B2 (ja) | 2001-11-21 | 2008-12-08 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5131171B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5816560B2 (ja) | 2012-01-10 | 2015-11-18 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP5969769B2 (ja) * | 2012-01-31 | 2016-08-17 | ローム株式会社 | チャージポンプ回路および電子機器 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH067597B2 (ja) * | 1984-09-14 | 1994-01-26 | 松下電子工業株式会社 | 縦型mosfet |
JP3275569B2 (ja) * | 1994-10-03 | 2002-04-15 | 富士電機株式会社 | 横型高耐圧電界効果トランジスタおよびその製造方法 |
JP3172642B2 (ja) * | 1994-11-01 | 2001-06-04 | シャープ株式会社 | 半導体装置 |
JP3114592B2 (ja) * | 1995-11-15 | 2000-12-04 | 株式会社デンソー | 半導体装置およびその製造方法 |
JPH10256483A (ja) * | 1997-03-11 | 1998-09-25 | Toshiba Corp | Mos型半導体集積回路 |
US5925910A (en) * | 1997-03-28 | 1999-07-20 | Stmicroelectronics, Inc. | DMOS transistors with schottky diode body structure |
JP2000077539A (ja) * | 1998-08-28 | 2000-03-14 | Fuji Electric Co Ltd | 半導体集積回路 |
JP2001168352A (ja) * | 1999-12-08 | 2001-06-22 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2001185740A (ja) * | 1999-12-24 | 2001-07-06 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
-
2008
- 2008-12-08 JP JP2008311772A patent/JP5131171B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009105421A (ja) | 2009-05-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4277496B2 (ja) | 半導体装置 | |
JP5271515B2 (ja) | 半導体装置 | |
JP4070485B2 (ja) | 半導体装置 | |
JP5098300B2 (ja) | 半導体装置およびその製造方法 | |
JP5011748B2 (ja) | 半導体装置 | |
JP5182766B2 (ja) | 高耐圧半導体装置 | |
JP2692350B2 (ja) | Mos型半導体素子 | |
CN112614893B (zh) | 半导体器件 | |
JP6296535B2 (ja) | ダイオードおよびそれを含む信号出力回路 | |
JP3713490B2 (ja) | 半導体装置 | |
JP2008140824A (ja) | 半導体装置 | |
JP2015032767A (ja) | 半導体装置 | |
KR20190039217A (ko) | 반도체 장치 | |
JP6011136B2 (ja) | 半導体装置 | |
US20100127259A1 (en) | Semiconductor device | |
JP6295012B2 (ja) | 半導体装置および電力変換装置 | |
JP2937185B2 (ja) | 高破壊耐量mos型半導体装置 | |
JPH03180074A (ja) | 半導体装置 | |
JP5131171B2 (ja) | 半導体装置 | |
JP2001127294A (ja) | パワーmosトランジスタ | |
CN111668212A (zh) | 半导体装置 | |
JP2009218307A (ja) | Mos型半導体装置 | |
JP4945948B2 (ja) | 半導体装置 | |
JP2005136290A (ja) | 半導体装置 | |
JP3249175B2 (ja) | 絶縁ゲート付きサイリスタ及び高耐圧半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120411 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120607 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120710 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120906 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121009 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121022 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151116 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5131171 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |