JPH067597B2 - 縦型ｍｏｓｆｅｔ - Google Patents
縦型ｍｏｓｆｅｔInfo
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- JPH067597B2 JPH067597B2 JP59192888A JP19288884A JPH067597B2 JP H067597 B2 JPH067597 B2 JP H067597B2 JP 59192888 A JP59192888 A JP 59192888A JP 19288884 A JP19288884 A JP 19288884A JP H067597 B2 JPH067597 B2 JP H067597B2
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- JP
- Japan
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- region
- vertical mosfet
- source
- back gate
- drain
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Links
- 230000015556 catabolic process Effects 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 7
- 239000010410 layer Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
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- 238000009413 insulation Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は電力用の縦型ＭＯＳＦＥＴに関するものであ
る。
る。
従来例の構成とその問題点 近年、電力用縦型ＭＯＳＦＥＴは、電源回路等の分野で
多く利用されるようになってきた。
多く利用されるようになってきた。
以上、図面を参照しながら、上述したような従来の電力
用縦型ＭＯＳＦＥＴについて説明を行う。
用縦型ＭＯＳＦＥＴについて説明を行う。
第１図は、従来の縦型ＭＯＳＦＥＴの構造断面図を示
す。第１図において、１はソース電極、２は層間絶縁の
ためのSiO2膜、３はゲート電極、４はソース領域、５は
バックゲート領域、６はバックゲート領域５との接合部
の耐圧を向上させるために設けられたドレインバッファ
領域、７はドレイン領域である。
す。第１図において、１はソース電極、２は層間絶縁の
ためのSiO2膜、３はゲート電極、４はソース領域、５は
バックゲート領域、６はバックゲート領域５との接合部
の耐圧を向上させるために設けられたドレインバッファ
領域、７はドレイン領域である。
以上のように構成された縦型ＭＯＳＦＥＴについて、以
下その動作について説明する。まず、構成を具体的に述
べるためにｐチャネル型ＭＯＳＦＥＴの動作について説
明する。尚、この場合は４はｐ+領域、５はｎ領域、６
はｐ-領域、７はｐ+領域となる。ソース４に対してドレ
イン７をマイナス電位とするとし、ゲート３をソース電
位を等しくすると、ゲート３とバックゲート５とのオー
バーラップ部にチャネルは形成されず、ソース４とドレ
イン７に電流は流れない。ゲート３にソース４よりも負
の電圧を印加してゆくと、チャネルがオーバーラップ領
域に形成され、電流が流れる。
下その動作について説明する。まず、構成を具体的に述
べるためにｐチャネル型ＭＯＳＦＥＴの動作について説
明する。尚、この場合は４はｐ+領域、５はｎ領域、６
はｐ-領域、７はｐ+領域となる。ソース４に対してドレ
イン７をマイナス電位とするとし、ゲート３をソース電
位を等しくすると、ゲート３とバックゲート５とのオー
バーラップ部にチャネルは形成されず、ソース４とドレ
イン７に電流は流れない。ゲート３にソース４よりも負
の電圧を印加してゆくと、チャネルがオーバーラップ領
域に形成され、電流が流れる。
次に、従来例のもつ欠点を第２図を用いて説明する。第
２図は、従来の縦型ＭＯＳＦＥＴの等価回路を示すもの
である。１１は、ドレイン電極端子、１２はゲート電極
端子、１３はソース電極端子、１４はバックゲート領域
５とドレインバッファ領域６との間に形成されるダイオ
ード、１５は寄生ＰＮＰトランジスタ、１６はバックゲ
ート領域５の内部抵抗を表わしている。ドレイン電極を
負側に電圧印加してゆくと、終には寄生ダイオード１４
がブレークダウンし、その際に生じるブレークダウン電
流の一部は、寄生バイポーラトランジスタ１５をＯＮに
する働きをする。その結果、ブレークダウン電流は急激
に増大し、素子の破壊に至らせる場合がある。このため
ブレークダウン時に電流を流しても破壊されにくい縦型
ＭＯＳＦＥＴの開発が望まれていた。
２図は、従来の縦型ＭＯＳＦＥＴの等価回路を示すもの
である。１１は、ドレイン電極端子、１２はゲート電極
端子、１３はソース電極端子、１４はバックゲート領域
５とドレインバッファ領域６との間に形成されるダイオ
ード、１５は寄生ＰＮＰトランジスタ、１６はバックゲ
ート領域５の内部抵抗を表わしている。ドレイン電極を
負側に電圧印加してゆくと、終には寄生ダイオード１４
がブレークダウンし、その際に生じるブレークダウン電
流の一部は、寄生バイポーラトランジスタ１５をＯＮに
する働きをする。その結果、ブレークダウン電流は急激
に増大し、素子の破壊に至らせる場合がある。このため
ブレークダウン時に電流を流しても破壊されにくい縦型
ＭＯＳＦＥＴの開発が望まれていた。
発明の目的 本発明は、上記欠点に鑑み、ブレークダウン電流で破壊
を生じないような新しい構造の縦型ＭＯＳＦＥＴを提供
するものである。
を生じないような新しい構造の縦型ＭＯＳＦＥＴを提供
するものである。
発明の構成 この目的を達成するために、本発明の縦型ＭＯＳＦＥＴ
は、ソースとバックゲート間がショットキー接合で形成
されている。この構成によってブレークダウン電流を流
しても寄生バイポーラトランジスタが存在しないため
に、素子の破壊は生じにくくなる。
は、ソースとバックゲート間がショットキー接合で形成
されている。この構成によってブレークダウン電流を流
しても寄生バイポーラトランジスタが存在しないため
に、素子の破壊は生じにくくなる。
実施例の説明 以下、本発明の一実施例について図面を参照しながら説
明する。第３図は本発明の一実施例における縦型ＭＯＳ
ＦＥＴの構造断面図を示すものである。第３図におい
て、２１はソース電極、２２はゲート・ソース間の層間
絶縁のためのSiO2膜、２３はゲート電極、２４はバック
ゲート領域２５とショットキー接合を形成するソース・
ショットキー電極、２５はバックゲート領域、２６はド
レインバッファ層、２７はドレイン領域を示すものであ
る。
明する。第３図は本発明の一実施例における縦型ＭＯＳ
ＦＥＴの構造断面図を示すものである。第３図におい
て、２１はソース電極、２２はゲート・ソース間の層間
絶縁のためのSiO2膜、２３はゲート電極、２４はバック
ゲート領域２５とショットキー接合を形成するソース・
ショットキー電極、２５はバックゲート領域、２６はド
レインバッファ層、２７はドレイン領域を示すものであ
る。
以上のように構成された縦型ＭＯＳＦＥＴについてそれ
以下その動作を説明する。縦型ＭＯＳＦＥＴとしての動
作は従来例と同じである。等価回路を第４図に示す。同
図において、３１はドレイン電極端子、３２はゲート電
極端子、３３はソース電極端子、３４はバックゲートと
ドレインバッファ層間の接合ダイオード、３５はソース
・ショットキー電極とバックゲート間のショットキーダ
イオード、３６はバックゲート領域の内部抵抗である。
寄生のバイポーラトランジスタは存在しない。
以下その動作を説明する。縦型ＭＯＳＦＥＴとしての動
作は従来例と同じである。等価回路を第４図に示す。同
図において、３１はドレイン電極端子、３２はゲート電
極端子、３３はソース電極端子、３４はバックゲートと
ドレインバッファ層間の接合ダイオード、３５はソース
・ショットキー電極とバックゲート間のショットキーダ
イオード、３６はバックゲート領域の内部抵抗である。
寄生のバイポーラトランジスタは存在しない。
以上のように、本実施例によれば、ソース領域がショッ
トキー電極で置き換えられることによって、寄生バイポ
ーラトランジスタの存在を抹消し、ブレークダウン電流
による破壊の問題を解消することができる。
トキー電極で置き換えられることによって、寄生バイポ
ーラトランジスタの存在を抹消し、ブレークダウン電流
による破壊の問題を解消することができる。
なお、本実施例は、ｐチャネル縦型ＭＯＳＦＥＴについ
て説明したが、ｎチャネル縦型ＭＯＳＦＥＴについても
同様のことが言えるのは言うまでもない。
て説明したが、ｎチャネル縦型ＭＯＳＦＥＴについても
同様のことが言えるのは言うまでもない。
発明の効果 以上のように、本発明はソースとバックゲート間をショ
ットキー接合することで、寄生バイボーラトランジスタ
の効果を抹消でき、破壊しにくい縦型ＭＯＳＦＥＴを得
ることができ、その実用的効果は大なるものがある。
ットキー接合することで、寄生バイボーラトランジスタ
の効果を抹消でき、破壊しにくい縦型ＭＯＳＦＥＴを得
ることができ、その実用的効果は大なるものがある。
第１図は、従来の縦型ＭＯＳＦＥＴの構造断面図、第２
図は従来の縦型ＭＯＳＦＥＴの等価回路図、第３図は本
発明の一実施例における縦型ＭＯＳＦＥＴの構造断面
図、第４図は本発明の一実施例における縦型ＭＯＳＦＥ
Ｔの等価回路図である。 ２１……ソース電極、２３……ゲート電極、２４……シ
ョットキー電極、２５……バックゲート領域、２６……
ドレインバッファ層、２７……ドレイン領域。
図は従来の縦型ＭＯＳＦＥＴの等価回路図、第３図は本
発明の一実施例における縦型ＭＯＳＦＥＴの構造断面
図、第４図は本発明の一実施例における縦型ＭＯＳＦＥ
Ｔの等価回路図である。 ２１……ソース電極、２３……ゲート電極、２４……シ
ョットキー電極、２５……バックゲート領域、２６……
ドレインバッファ層、２７……ドレイン領域。
Claims (1)
- 【請求項１】ドレイン領域中にウエルとして形成された
バックゲート領域内部にショットキー接合によるソース
領域が形成され、前記ソース領域と前記ドレイン領域間
の前記バックゲート領域表面にＭＯＳ形ゲートが形成さ
れていることを特徴とする縦型ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59192888A JPH067597B2 (ja) | 1984-09-14 | 1984-09-14 | 縦型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59192888A JPH067597B2 (ja) | 1984-09-14 | 1984-09-14 | 縦型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6170760A JPS6170760A (ja) | 1986-04-11 |
| JPH067597B2 true JPH067597B2 (ja) | 1994-01-26 |
Family
ID=16298642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59192888A Expired - Lifetime JPH067597B2 (ja) | 1984-09-14 | 1984-09-14 | 縦型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067597B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02281661A (ja) * | 1989-04-21 | 1990-11-19 | Nec Corp | 縦型電界効果トランジスタ |
| JP5131171B2 (ja) * | 2001-11-21 | 2013-01-30 | 富士電機株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58223362A (ja) * | 1982-06-21 | 1983-12-24 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
-
1984
- 1984-09-14 JP JP59192888A patent/JPH067597B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6170760A (ja) | 1986-04-11 |
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