JPH03252166A - Ｍｏｓ型電界効果トランジスタ - Google Patents
Ｍｏｓ型電界効果トランジスタInfo
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- JPH03252166A JPH03252166A JP2049961A JP4996190A JPH03252166A JP H03252166 A JPH03252166 A JP H03252166A JP 2049961 A JP2049961 A JP 2049961A JP 4996190 A JP4996190 A JP 4996190A JP H03252166 A JPH03252166 A JP H03252166A
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- wiring
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は電力制御に用いられるＭＯＳ型電界効果トラン
ジスタに関するもので、特にモータ制御におけるドレイ
ン及びソース間に内蔵されたダイオードを積極的に使用
するトランジスタに係わる。
ジスタに関するもので、特にモータ制御におけるドレイ
ン及びソース間に内蔵されたダイオードを積極的に使用
するトランジスタに係わる。
（従来の技術）
一般に、電力制御に用いられるＭＯＳ型電界効果トラン
ジスタ（以下ｒＭＯ５ＦＥＴＪと略記する。）としては
、二重拡散型ＭＯＳＦＥＴ （以下ｒＤ−ＭＯ８ＦＥＴ
Ｊと略記する。）が多く使用されている。また、このＤ
−ＭＯＳＦＥＴは、複数の単位ＭＯ８ＦＥＴセルを並列
に接続した構造が採用されている。
ジスタ（以下ｒＭＯ５ＦＥＴＪと略記する。）としては
、二重拡散型ＭＯＳＦＥＴ （以下ｒＤ−ＭＯ８ＦＥＴ
Ｊと略記する。）が多く使用されている。また、このＤ
−ＭＯＳＦＥＴは、複数の単位ＭＯ８ＦＥＴセルを並列
に接続した構造が採用されている。
第５図は、従来のＤ−ＭＯＳＦＥＴのチップ全体を示し
た平面図である。また、第６図は、前記第５図のＡ−Ａ
”線に沿う断面図である。ここで、ｌはＮ＋型嵩高濃
度シリコン基板２はＮ−型低濃度シリコンエビタキシャ
ル層、３はドレイン電極、４はＰ型ベース領域、５はＮ
＋＋ソース領域、６はゲート絶縁膜、６ａはゲート電極
、７は層間絶縁膜、８はソース接続用パッド、８ａはソ
ース配線、９はＰ型不純物拡散領域、１ｏはゲート接続
用パッド、１０ａはゲート配線である。
た平面図である。また、第６図は、前記第５図のＡ−Ａ
”線に沿う断面図である。ここで、ｌはＮ＋型嵩高濃
度シリコン基板２はＮ−型低濃度シリコンエビタキシャ
ル層、３はドレイン電極、４はＰ型ベース領域、５はＮ
＋＋ソース領域、６はゲート絶縁膜、６ａはゲート電極
、７は層間絶縁膜、８はソース接続用パッド、８ａはソ
ース配線、９はＰ型不純物拡散領域、１ｏはゲート接続
用パッド、１０ａはゲート配線である。
即ち、Ｎ＋型高濃度シリコン基板１上には、Ｎ−型低濃
度シリコンエピタキシャル層２が形成されており、Ｎ“
型高濃度シリコン基板１及びＮ−型低濃度シリコンエピ
タキシャル層２によって、Ｄ−ＭＯＳＦＥＴのドレイン
領域が形成されている。また、Ｎ−型低濃度シリコンエ
ピタキシャル層２内にはＰ型ベース領域４が形成され、
又Ｐ型ベース領域４内にはＮ１型ソース領域５が形成さ
れている。さらに、Ｎ−型低濃度シリコンエピタキシャ
ル層２及びＰ型ベース領域４上には、Ｎ′″型ソース領
域５の一部表面上まで延在するゲート絶縁膜６と、これ
を介してゲート電極６ａが形成されている。ゲート電極
Ｂａ上には、層間絶縁膜７が形成されている。また、Ｆ
ＥＴセルの全てのＰ型ベース領域４及びＮ＋型ソース領
域５には、層間絶縁膜７の所定の位置に形成されたコン
タクトホールを介してソース配線８ａが接続されている
。
度シリコンエピタキシャル層２が形成されており、Ｎ“
型高濃度シリコン基板１及びＮ−型低濃度シリコンエピ
タキシャル層２によって、Ｄ−ＭＯＳＦＥＴのドレイン
領域が形成されている。また、Ｎ−型低濃度シリコンエ
ピタキシャル層２内にはＰ型ベース領域４が形成され、
又Ｐ型ベース領域４内にはＮ１型ソース領域５が形成さ
れている。さらに、Ｎ−型低濃度シリコンエピタキシャ
ル層２及びＰ型ベース領域４上には、Ｎ′″型ソース領
域５の一部表面上まで延在するゲート絶縁膜６と、これ
を介してゲート電極６ａが形成されている。ゲート電極
Ｂａ上には、層間絶縁膜７が形成されている。また、Ｆ
ＥＴセルの全てのＰ型ベース領域４及びＮ＋型ソース領
域５には、層間絶縁膜７の所定の位置に形成されたコン
タクトホールを介してソース配線８ａが接続されている
。
このソース配線８ａは、ソース接続用パッド８に接続さ
れている。また、ゲート電極８ａには、層間絶縁膜７の
一部に形成されたコンタクトホールを介してゲート配線
１０ａに接続されている。また、このゲート配線１０ａ
は、ゲート接続用パッド１０に接続されている。なお、
ゲート接続用パッド１０には、外囲器のゲート端子に接
続されるＡＩワイヤ等がボンディングされる。さらに、
ゲート接続用パッド１０直下のＮ−型低濃度シリコンエ
ピタキシャル層２内には、Ｐ型不純物拡散領域９が形成
されている。Ｐ型不純物拡散領域９には、層間絶縁膜７
のチップ縁部に形成されたコンタクトホールを介してソ
ース配線８ａが接続されている。なお、Ｐ型不純物拡散
領域９は、ドレイン電極Ｓが逆バイアスされたときに生
じる空乏層をチップ縁部まで伸ばし、リバース特性、特
に耐圧特性を改善するために形成されるものである。
れている。また、ゲート電極８ａには、層間絶縁膜７の
一部に形成されたコンタクトホールを介してゲート配線
１０ａに接続されている。また、このゲート配線１０ａ
は、ゲート接続用パッド１０に接続されている。なお、
ゲート接続用パッド１０には、外囲器のゲート端子に接
続されるＡＩワイヤ等がボンディングされる。さらに、
ゲート接続用パッド１０直下のＮ−型低濃度シリコンエ
ピタキシャル層２内には、Ｐ型不純物拡散領域９が形成
されている。Ｐ型不純物拡散領域９には、層間絶縁膜７
のチップ縁部に形成されたコンタクトホールを介してソ
ース配線８ａが接続されている。なお、Ｐ型不純物拡散
領域９は、ドレイン電極Ｓが逆バイアスされたときに生
じる空乏層をチップ縁部まで伸ばし、リバース特性、特
に耐圧特性を改善するために形成されるものである。
このような構成のＤ−ＭＯＳＦＥＴでは、ドレイン領域
がカソード、Ｐ型ベース領域４及びＰ型不純物拡散領域
９がアノードとなる寄生ダイオードＤ１、Ｄ２・・・が
形成されている。第７図は寄生ダイオードを内蔵したＤ
−ＭＯＳＦＥＴの等価回路を示すものである。即ち、こ
のような寄生ダイオードを内蔵したＤ−ＭＯＳＦＥＴで
は、例えばこれをモータ制御回路に使用する場合、前記
寄生ダイオードをフライホイールダイオードとして使用
できる。このため、ダイオードをあえて外付けする必要
がなく、部品点数の削減が可能となる。
がカソード、Ｐ型ベース領域４及びＰ型不純物拡散領域
９がアノードとなる寄生ダイオードＤ１、Ｄ２・・・が
形成されている。第７図は寄生ダイオードを内蔵したＤ
−ＭＯＳＦＥＴの等価回路を示すものである。即ち、こ
のような寄生ダイオードを内蔵したＤ−ＭＯＳＦＥＴで
は、例えばこれをモータ制御回路に使用する場合、前記
寄生ダイオードをフライホイールダイオードとして使用
できる。このため、ダイオードをあえて外付けする必要
がなく、部品点数の削減が可能となる。
しかしながら、上述の寄生ダイオードを内蔵したＤ−Ｍ
ＯＳＦＥＴには以下に示すような欠点がある。
ＯＳＦＥＴには以下に示すような欠点がある。
即ち、第８図の回路図に示すように、ＤＭＯＳＦＥＴを
例えばモータ制御用インバータ回路に用いた場合、使用
条件によっては０ＭＯ８ＦＥＴを破壊することがある。
例えばモータ制御用インバータ回路に用いた場合、使用
条件によっては０ＭＯ８ＦＥＴを破壊することがある。
なお、この破壊は、種々の実験結果によりゲート接続用
パッドに隣接したＭＯＳＦＥＴ素子に集中していること
が知られている。具体的には、Ｄ−ＭＯＳＦＥＴＱ旧Ｉ
ＱＭ４がオン状態（Ｄ−Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ Ｍ
□ｌＱＭ３はオフ状Ｍ）からオフ状態へ変化するとき、
内蔵ダイオードＤ２．Ｄ、には回生電流Ｉ ＤＲが流れ
る。この状態において、ＤＭＯ５ＦＥＴＱＭ２，０Ｍ３
がオン状態となると、内蔵ダイオードＤ２．Ｄｉには急
激なりカバリ−電流が流れる。このため、Ｄ−ＭＯＳＦ
ＥＴ素子□。
パッドに隣接したＭＯＳＦＥＴ素子に集中していること
が知られている。具体的には、Ｄ−ＭＯＳＦＥＴＱ旧Ｉ
ＱＭ４がオン状態（Ｄ−Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ Ｍ
□ｌＱＭ３はオフ状Ｍ）からオフ状態へ変化するとき、
内蔵ダイオードＤ２．Ｄ、には回生電流Ｉ ＤＲが流れ
る。この状態において、ＤＭＯ５ＦＥＴＱＭ２，０Ｍ３
がオン状態となると、内蔵ダイオードＤ２．Ｄｉには急
激なりカバリ−電流が流れる。このため、Ｄ−ＭＯＳＦ
ＥＴ素子□。
０Ｍ３には、リカバリー期間の途中から急激に電圧が加
わり破壊が生じる。
わり破壊が生じる。
第９図はゲート接続用パッドに隣接するＦＥＴセル近傍
を示すものである。以下、同図を参照しなから具体的に
Ｄ−ＭＯＳＦＥＴが破壊するメカニズムを説明する。
を示すものである。以下、同図を参照しなから具体的に
Ｄ−ＭＯＳＦＥＴが破壊するメカニズムを説明する。
回生電流Ｉ。Ｒが流れているときは、寄生ダイオードＤ
５と共に、ゲート接続用パッド１ｏ直下のダイオードＤ
Ｐも動作し、Ｐ型ベース領域４及びＰ型不純物拡散領域
９からＮ−型低濃度シリコンエピタキシャル層 ２ヘキ
ヤリアが注入される（同図中破線で示す） このキャリ
アは、ＭＯＳ Ｆ Ｅ Ｔ ０Ｍ２．０Ｍ３がオフ状態
からオン状態になると、Ｐ型不純物拡散領域９を通って
ソース配線８ａに導出され、リカバリー電流１ ｔｔが
流れる。
５と共に、ゲート接続用パッド１ｏ直下のダイオードＤ
Ｐも動作し、Ｐ型ベース領域４及びＰ型不純物拡散領域
９からＮ−型低濃度シリコンエピタキシャル層 ２ヘキ
ヤリアが注入される（同図中破線で示す） このキャリ
アは、ＭＯＳ Ｆ Ｅ Ｔ ０Ｍ２．０Ｍ３がオフ状態
からオン状態になると、Ｐ型不純物拡散領域９を通って
ソース配線８ａに導出され、リカバリー電流１ ｔｔが
流れる。
この時、Ｐ型不純物拡散領域９は、ＦＥＴセルの数百個
分の面積があるにも拘らず、ソース配線８ａとの接続は
、ゲート接続用パッド１０があるためにチップ縁部でし
かとられていない。このため、Ｐ型不純物拡散領域９か
ら注入されたキャリアは、リカバリー時にＰ型不純物拡
散領域９に隣接するＦＥＴセルを通ってソース接続用バ
ッド８に導出される（同図中１点破線で示す） ここで
、ＦＥＴセルには、Ｎ−型低濃度シリコンエピタキシャ
ル層（コレクタに相当）２、Ｐ型ベース領域（ベースに
相当）４及びＮ＋＋ソース領域（エミッタに相当）５か
らなる寄生バイポーラトランジスタＴｒが形成されてい
る。また、トランジスタＴｒのベースは、ベース抵抗Ｒ
Ｂを介してソース接続用パッド８に接続されている。よ
って、Ｎ型低濃度シリコンエピタキシャル層２へ注入さ
れたキャリアが、リカバリー時にＦＥＴセルを通ってソ
ース接続用バッド８に抜けていく際、ベース抵抗ＲＢの
存在によりトランジスタＴｒのエミッタに対し、ベース
電位が高くなる。これにより、トランジスタＴｒが順バ
イアス状態となるため、これがオン状態となり、Ｎ＋＋
ソース領域５直下に電流集中が生じ、破壊に至ってしま
う。
分の面積があるにも拘らず、ソース配線８ａとの接続は
、ゲート接続用パッド１０があるためにチップ縁部でし
かとられていない。このため、Ｐ型不純物拡散領域９か
ら注入されたキャリアは、リカバリー時にＰ型不純物拡
散領域９に隣接するＦＥＴセルを通ってソース接続用バ
ッド８に導出される（同図中１点破線で示す） ここで
、ＦＥＴセルには、Ｎ−型低濃度シリコンエピタキシャ
ル層（コレクタに相当）２、Ｐ型ベース領域（ベースに
相当）４及びＮ＋＋ソース領域（エミッタに相当）５か
らなる寄生バイポーラトランジスタＴｒが形成されてい
る。また、トランジスタＴｒのベースは、ベース抵抗Ｒ
Ｂを介してソース接続用パッド８に接続されている。よ
って、Ｎ型低濃度シリコンエピタキシャル層２へ注入さ
れたキャリアが、リカバリー時にＦＥＴセルを通ってソ
ース接続用バッド８に抜けていく際、ベース抵抗ＲＢの
存在によりトランジスタＴｒのエミッタに対し、ベース
電位が高くなる。これにより、トランジスタＴｒが順バ
イアス状態となるため、これがオン状態となり、Ｎ＋＋
ソース領域５直下に電流集中が生じ、破壊に至ってしま
う。
（発明が解決しようとする課題）
このように、従来は、Ｄ−ＭＯＳＦＥＴに構造的に存在
する寄生トランジスタに起因し、これを例えばモータ制
御用インバータ回路に用いた場合、使用条件によっては
Ｄ−ＭＯＳＦＥＴを破壊してしまうという欠点があった
。
する寄生トランジスタに起因し、これを例えばモータ制
御用インバータ回路に用いた場合、使用条件によっては
Ｄ−ＭＯＳＦＥＴを破壊してしまうという欠点があった
。
そこで、本発明は、いかなる使用条件によっても、構造
的に存在する寄生トランジスタに起因するＤ−ＭＯＳＦ
ＥＴの破壊を招くことがない、破壊耐量の大きなＭＯＳ
型電界効果トランジスタを提供することを目的とする。
的に存在する寄生トランジスタに起因するＤ−ＭＯＳＦ
ＥＴの破壊を招くことがない、破壊耐量の大きなＭＯＳ
型電界効果トランジスタを提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、本発明のＭＯＳ型電界効果
トランジスタは、複数の単位セルのゲート電極に接続さ
れるゲート接続用パッドと、前記ゲート接続用パッド下
の基板中に形成される不純物拡散領域と、前記ゲート接
続用パッドからのゲート配線の引出部を除き、前記ゲー
ト接続用パッドを取り囲むようにして形成され、かつ、
前記複数の単位セルのソース領域に接続されると共に、
前記不純物拡散領域の周囲でこれに接続されるソース配
線とを有する。
トランジスタは、複数の単位セルのゲート電極に接続さ
れるゲート接続用パッドと、前記ゲート接続用パッド下
の基板中に形成される不純物拡散領域と、前記ゲート接
続用パッドからのゲート配線の引出部を除き、前記ゲー
ト接続用パッドを取り囲むようにして形成され、かつ、
前記複数の単位セルのソース領域に接続されると共に、
前記不純物拡散領域の周囲でこれに接続されるソース配
線とを有する。
（作用）
このような構成によれば、ゲート接続用パッド下の基板
中に形成される不純物拡散領域の周囲には、複数の単位
セルのソース領域に接続されるソース配線が接続されて
いる。このため、フォワードバイアス時に、不純物拡散
領域と基板とで形成される寄生ダイオードにより、前記
基板へ注入されるキャリアは、リカバリー時には、前記
不純物拡散領域を介してソース配線へ抜けることができ
る。即ち、前記キャリアが、前記不純物拡散領域に隣接
する単位セルへ注入されるのを防止することができる。
中に形成される不純物拡散領域の周囲には、複数の単位
セルのソース領域に接続されるソース配線が接続されて
いる。このため、フォワードバイアス時に、不純物拡散
領域と基板とで形成される寄生ダイオードにより、前記
基板へ注入されるキャリアは、リカバリー時には、前記
不純物拡散領域を介してソース配線へ抜けることができ
る。即ち、前記キャリアが、前記不純物拡散領域に隣接
する単位セルへ注入されるのを防止することができる。
（実施例）
以下、図面を参照しながら本発明の一実施例について詳
細に説明する。なお、この説明において、全図にわたり
共通部分には共通の参照符号を用いることで重複説明を
避けることにする。
細に説明する。なお、この説明において、全図にわたり
共通部分には共通の参照符号を用いることで重複説明を
避けることにする。
第１図は本発明の一実施例に係わるＤ−ＭＯＳＦＥＴの
チップ全体を示す平面図である。
チップ全体を示す平面図である。
また、第２図は前記第１図のＢ−Ｂ−線に沿う断面図、
第３図は前記第１図のＣ−Ｃ−線に沿う断面図である。
第３図は前記第１図のＣ−Ｃ−線に沿う断面図である。
さらに、第４図は前記第１図のゲート接続用バッド２１
付近を詳細に示すものである。
付近を詳細に示すものである。
ここで、１１はＮ＋型嵩高濃度シリコン基板１２はＮ−
型低濃度シリコンエピタキシャル層、１３はドレイン電
極、１４はＰ型ベース領域、１５はＮ＋＋ソース領域、
１６はゲート絶縁膜、１７はゲート電極、１８は層間絶
縁膜、１９はソース接続用パッド、 １９ａはソース配
線、２０はＰ型不純物拡散領域、２１はゲート接続用パ
ッド、２１ａはゲート配線である。
型低濃度シリコンエピタキシャル層、１３はドレイン電
極、１４はＰ型ベース領域、１５はＮ＋＋ソース領域、
１６はゲート絶縁膜、１７はゲート電極、１８は層間絶
縁膜、１９はソース接続用パッド、 １９ａはソース配
線、２０はＰ型不純物拡散領域、２１はゲート接続用パ
ッド、２１ａはゲート配線である。
Ｎ＋＋高濃度シリコン基板１１上には、Ｎ−型低濃度シ
リコンエピタキシャル層１２が形成されており、Ｎ＋＋
高濃度シリコン基板１１及びＮ−型低濃度シリコンエピ
タキシャル層１２によって、Ｄ−ＭＯＳＦＥＴのドレイ
ン領域が形成されている。
リコンエピタキシャル層１２が形成されており、Ｎ＋＋
高濃度シリコン基板１１及びＮ−型低濃度シリコンエピ
タキシャル層１２によって、Ｄ−ＭＯＳＦＥＴのドレイ
ン領域が形成されている。
また、Ｎ−型低濃度シリコンエピタキシャル層１２内に
はＰ型ベース領域１４が形成され、又Ｐ型ベース領域１
４内にはＮ＋型ソース領域１５が形成されている。さら
に、Ｎ−型低濃度シリコンエピタキシャル層１２及びＰ
型ベース領域１４上には、Ｎ＋型ソース領域１５の一部
表面上まで延在するゲート絶縁膜１Ｂと、これを介して
ゲート電極１７が形成されている。ゲート電極１７上に
は、層間絶縁膜１８が形成されている。また、ＦＥＴセ
ルの全てのＰ型べ〜ス領域１４及びＮ＋型ソース領域１
５は、層間絶縁膜１８の所定の位置に形成されたコンタ
クトホールを介してソース接続用パッド１９に接続され
ている。
はＰ型ベース領域１４が形成され、又Ｐ型ベース領域１
４内にはＮ＋型ソース領域１５が形成されている。さら
に、Ｎ−型低濃度シリコンエピタキシャル層１２及びＰ
型ベース領域１４上には、Ｎ＋型ソース領域１５の一部
表面上まで延在するゲート絶縁膜１Ｂと、これを介して
ゲート電極１７が形成されている。ゲート電極１７上に
は、層間絶縁膜１８が形成されている。また、ＦＥＴセ
ルの全てのＰ型べ〜ス領域１４及びＮ＋型ソース領域１
５は、層間絶縁膜１８の所定の位置に形成されたコンタ
クトホールを介してソース接続用パッド１９に接続され
ている。
このソース接続用バッド１９は、ソース配線１９ａに接
続されている。また、ゲート電極１７は、層間絶縁膜１
８の一部に形成されたコンタクトホールを介してゲート
配＠２１ａ及びゲート接続用パッド２１に接続されてい
る。さらに、ゲート接続用バッド２１直下及びチップ縁
部のＮ−型低濃度シリコンエピタキシャル層１２内には
、Ｐ型不純物拡散領域２０が形成されている。チップ縁
部のＰ型不純物拡散領域２０上、及びゲート接続用パッ
ド２１からのゲート配線２１ａの引出部２２を除き、ゲ
ート接続用パ・ソド２１を取り囲むようにソース配線１
９ａが配線されている。なお、ソース配線１９ａは、チ
ップ縁部でＰ型不純物拡散領域２０にコンタクトされる
と共に、ゲート接続用バッド２１直下のＰ型不純物拡散
領域２０の周囲でこれにコンタクトされている（第４図
において、コンタクト部を一点破線で示す。）。
続されている。また、ゲート電極１７は、層間絶縁膜１
８の一部に形成されたコンタクトホールを介してゲート
配＠２１ａ及びゲート接続用パッド２１に接続されてい
る。さらに、ゲート接続用バッド２１直下及びチップ縁
部のＮ−型低濃度シリコンエピタキシャル層１２内には
、Ｐ型不純物拡散領域２０が形成されている。チップ縁
部のＰ型不純物拡散領域２０上、及びゲート接続用パッ
ド２１からのゲート配線２１ａの引出部２２を除き、ゲ
ート接続用パ・ソド２１を取り囲むようにソース配線１
９ａが配線されている。なお、ソース配線１９ａは、チ
ップ縁部でＰ型不純物拡散領域２０にコンタクトされる
と共に、ゲート接続用バッド２１直下のＰ型不純物拡散
領域２０の周囲でこれにコンタクトされている（第４図
において、コンタクト部を一点破線で示す。）。
このような構成のＤ−ＭＯＳＦＥＴでは、Ｐ型不純物拡
散領域２０とＮ−型低濃度シリコンエピタキシャル層１
２とで形成されるダイオードＤＲにおいて、フォワード
バイアス時には、Ｐ型不純物拡散領域２０からＮ−型低
濃度シリコンエピタキシャル層１２ヘキヤリアが注入さ
れる（第３図中破線で示す。） また、リバースバイア
ス時には、Ｎ−型低濃度シリコンエピタキシャル層１２
に注入されたキャリアが、Ｐ型不純物拡散領域２０を介
してソース配線１９ａへ抜けていく（第３図中−点破線
で示す。）。即ち、リカバリー時、Ｐ型不純物拡散領域
２０に隣接したＦＥＴセルへのキャリアの注入を防止で
きる。このため、Ｎ＋型ソース領域１５直下に電流集中
が生じることもなく、破壊耐量の大きなり−ＭＯ８ＦＥ
Ｔが得られる。
散領域２０とＮ−型低濃度シリコンエピタキシャル層１
２とで形成されるダイオードＤＲにおいて、フォワード
バイアス時には、Ｐ型不純物拡散領域２０からＮ−型低
濃度シリコンエピタキシャル層１２ヘキヤリアが注入さ
れる（第３図中破線で示す。） また、リバースバイア
ス時には、Ｎ−型低濃度シリコンエピタキシャル層１２
に注入されたキャリアが、Ｐ型不純物拡散領域２０を介
してソース配線１９ａへ抜けていく（第３図中−点破線
で示す。）。即ち、リカバリー時、Ｐ型不純物拡散領域
２０に隣接したＦＥＴセルへのキャリアの注入を防止で
きる。このため、Ｎ＋型ソース領域１５直下に電流集中
が生じることもなく、破壊耐量の大きなり−ＭＯ８ＦＥ
Ｔが得られる。
なお、本発明では、ゲート接続用パッド２１の位置は重
要ではない。即ち、ゲート接続用パッド２１の設けられ
る位置にとられれず本発明を適用できる。
要ではない。即ち、ゲート接続用パッド２１の設けられ
る位置にとられれず本発明を適用できる。
また、上記実施例では、Ｎチャネル型のＤ−ＭＯＳＦＥ
Ｔについて述べてきたが、Ｐチャネル型のＤ−ＭＯＳＦ
ＥＴについても本発明が適用できることは言うまでもな
い。
Ｔについて述べてきたが、Ｐチャネル型のＤ−ＭＯＳＦ
ＥＴについても本発明が適用できることは言うまでもな
い。
［発明の効果］
以上、説明したように、本発明のＭＯ８型電界効果トラ
ンジスタによれば、次のような効果を奏する。
ンジスタによれば、次のような効果を奏する。
ゲート接続用パッドの直下には、基板と逆導電型の不純
物拡散領域が形成されている。また、ソース配線は、ゲ
ート接続用パッドからのゲート配線の引出部を除き、ゲ
ート接続用パッドを取り囲むように配線されている。さ
らに、ソース配線は、前記不純物拡散領域の周囲でこれ
にコンタクトされている。このため、フォワードバイア
ス時に基板へ注入されたキャリアは、リカバリー時に前
記不純物拡散領域を介してソース配線へ抜けていくこと
ができ、前記不純物拡散領域に隣接するＦＥＴセルへの
キャリアの注入を防止できる。
物拡散領域が形成されている。また、ソース配線は、ゲ
ート接続用パッドからのゲート配線の引出部を除き、ゲ
ート接続用パッドを取り囲むように配線されている。さ
らに、ソース配線は、前記不純物拡散領域の周囲でこれ
にコンタクトされている。このため、フォワードバイア
ス時に基板へ注入されたキャリアは、リカバリー時に前
記不純物拡散領域を介してソース配線へ抜けていくこと
ができ、前記不純物拡散領域に隣接するＦＥＴセルへの
キャリアの注入を防止できる。
従って、前記ＦＥＴセルのソース領域直下に電流集中が
生じることもなく、破壊耐量の大きなり−ＭＯ５ＦＥＴ
を提供することができる。
生じることもなく、破壊耐量の大きなり−ＭＯ５ＦＥＴ
を提供することができる。
第１図は本発明の一実施例に係わるＤ−ＭＯＳＦＥＴの
チップ全体を示す平面図、第２図は前記第１図のＢ−Ｂ
−線に沿う断面図、第３図は前記第１図のＣ−Ｃ−線に
沿う断面図、第４図は前記第１図のゲート接続用パッド
２１付近を詳細に示す平面図、第５図は従来のＤ−ＭＯ
ＳＦＥＴのチップ全体を示す平面図、第６図は前記第５
図のＡ−Ａ−線に沿う断面図、第７図は寄生ダイオード
を内蔵したＤ−ＭＯＳＦＥＴの等価回路を示す回路図、
第８図はＤ−ＭＯＳＦＥＴを例えばモータ制御用インバ
ータ回路に用いた場合の等価回路を示す回路図、第９図
はゲート接続用パッドに隣接するＦＥＴセル近傍を示す
断面図である。 １１・・・Ｎ＋型嵩高濃度シリコン基板１２・・・Ｎ−
型低濃度シリコンエピタキシャル層、１３・・・ドレイ
ン電極、１４・・・Ｐ型ベース領域、１５・・・Ｎ＋＋
ソース領域、１６・・・ゲート絶縁膜、１７・・・ゲー
ト電極、１８・・・層間絶縁膜、１９・・・ソース接続
用パッド、１９ａ・・・ソス配線、２０・・・Ｐ型不純
物拡散領域、２１・・・ゲート接続用パッド、２１ａ・
・・ゲート配線。
チップ全体を示す平面図、第２図は前記第１図のＢ−Ｂ
−線に沿う断面図、第３図は前記第１図のＣ−Ｃ−線に
沿う断面図、第４図は前記第１図のゲート接続用パッド
２１付近を詳細に示す平面図、第５図は従来のＤ−ＭＯ
ＳＦＥＴのチップ全体を示す平面図、第６図は前記第５
図のＡ−Ａ−線に沿う断面図、第７図は寄生ダイオード
を内蔵したＤ−ＭＯＳＦＥＴの等価回路を示す回路図、
第８図はＤ−ＭＯＳＦＥＴを例えばモータ制御用インバ
ータ回路に用いた場合の等価回路を示す回路図、第９図
はゲート接続用パッドに隣接するＦＥＴセル近傍を示す
断面図である。 １１・・・Ｎ＋型嵩高濃度シリコン基板１２・・・Ｎ−
型低濃度シリコンエピタキシャル層、１３・・・ドレイ
ン電極、１４・・・Ｐ型ベース領域、１５・・・Ｎ＋＋
ソース領域、１６・・・ゲート絶縁膜、１７・・・ゲー
ト電極、１８・・・層間絶縁膜、１９・・・ソース接続
用パッド、１９ａ・・・ソス配線、２０・・・Ｐ型不純
物拡散領域、２１・・・ゲート接続用パッド、２１ａ・
・・ゲート配線。
Claims (1)
- 複数の単位セルを有するＭＯＳ型電界効果トランジスタ
であって、前記複数の単位セルのゲート電極に接続され
るゲート接続用パッドと、前記ゲート接続用パッド下の
基板中に形成される不純物拡散領域と、前記ゲート接続
用パッドからのゲート配線の引出部を除き、前記ゲート
接続用パッドを取り囲むようにして形成され、かつ、前
記複数の単位セルのソース領域に接続されると共に、前
記不純物拡散領域の周囲でこれに接続されるソース配線
とを具備することを特徴とするＭＯＳ型電界効果トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049961A JP2950569B2 (ja) | 1990-03-01 | 1990-03-01 | Ｍｏｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049961A JP2950569B2 (ja) | 1990-03-01 | 1990-03-01 | Ｍｏｓ型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03252166A true JPH03252166A (ja) | 1991-11-11 |
| JP2950569B2 JP2950569B2 (ja) | 1999-09-20 |
Family
ID=12845627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2049961A Expired - Fee Related JP2950569B2 (ja) | 1990-03-01 | 1990-03-01 | Ｍｏｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2950569B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005243674A (ja) * | 2004-02-24 | 2005-09-08 | Renesas Technology Corp | 半導体装置 |
| JP2010186805A (ja) * | 2009-02-10 | 2010-08-26 | Fuji Electric Systems Co Ltd | 半導体装置 |
| WO2011125274A1 (ja) * | 2010-04-06 | 2011-10-13 | 三菱電機株式会社 | 電力用半導体装置およびその製造方法 |
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| US10693001B2 (en) * | 2008-12-25 | 2020-06-23 | Rohm Co., Ltd. | Semiconductor device |
| USRE48072E1 (en) | 2008-12-25 | 2020-06-30 | Rohm Co., Ltd. | Semiconductor device |
| US10748838B2 (en) | 2018-02-07 | 2020-08-18 | Panasonic Intellectual Property Management Co., Ltd. | Silicon carbide semiconductor device |
| JP2020155704A (ja) * | 2019-03-22 | 2020-09-24 | 三菱電機株式会社 | 半導体装置 |
| WO2023042508A1 (ja) * | 2021-09-15 | 2023-03-23 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
-
1990
- 1990-03-01 JP JP2049961A patent/JP2950569B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2950569B2 (ja) | 1999-09-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |