JP2014505360A - 二重拡散金属酸化膜半導体装置 - Google Patents
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Abstract
【課題】パッケージング工程中に、パッケージング装置がソース金属層をゲート金属層から区別できる二重拡散金属酸化膜半導体を提供する。
【解決手段】二重拡散金属酸化膜半導体（ＤＭＯＳ）装置が開示される。当該ＤＭＯＳ装置は、基板と、基板上のソース領域と、基板上のゲート領域と、基板上のドレイン領域とを含む。ＤＭＯＳ装置はまた、ソース領域上に配置されたソース金属層と、ゲート領域上に配置されたゲート金属層とを含む。ソース金属層は第１パターンを有し、ゲート金属層は第２パターンを有し、異なる第１パターンおよび第２パターンに基づいて、パッケージング装置によってソース金属層がゲート金属層から区別されうるように、第１パターンは第２パターンとは異なる。
【選択図】図２
【解決手段】二重拡散金属酸化膜半導体（ＤＭＯＳ）装置が開示される。当該ＤＭＯＳ装置は、基板と、基板上のソース領域と、基板上のゲート領域と、基板上のドレイン領域とを含む。ＤＭＯＳ装置はまた、ソース領域上に配置されたソース金属層と、ゲート領域上に配置されたゲート金属層とを含む。ソース金属層は第１パターンを有し、ゲート金属層は第２パターンを有し、異なる第１パターンおよび第２パターンに基づいて、パッケージング装置によってソース金属層がゲート金属層から区別されうるように、第１パターンは第２パターンとは異なる。
【選択図】図２
Description
本発明は、全般的には半導体製造分野に関し、より詳細には金属酸化膜半導体技術に関する。
二重拡散金属酸化膜半導体（ＤＭＯＳ）装置は、ソース電極、ゲート電極およびドレイン電極を備えるＣＭＯＳ装置の構造と同様の構造を有する。ＤＭＯＳ装置は、しばしばＶＤＭＯＳ（縦型二重拡散ＭＯＳ）装置およびＬＤＭＯＳ（横型二重拡散ＭＯＳ）装置に分類される。ＤＭＯＳ装置はしばしば大電流および高電圧に対応した応用のために設計され、ＤＭＯＳ装置は通常、優れた熱安定性、周波数安定性、高ゲイン、高い耐性、低ノイズ、低い帰還容量、一定の入力インピーダンスおよび簡易なバイアス回路を有する。
ＤＭＯＳ装置を製造するための従来の方法は、しばしばパッケージング工程を含む。ＤＭＯＳ装置のソース金属層はしばしばＤＭＯＳ装置のゲート金属層に近接して配置され、これら２つの金属層は見分けがつかないので、これら２つの金属層を区別することが難しく、パッケージング工程において問題が発生しうる。この問題に対処するために、パッケージング装置がパッケージング工程中、ソース金属層をゲート金属層から区別できるように、従来の方法は、ソース金属層およびゲート金属層間の切り込みを規定し、ソース金属層およびゲート金属層間の距離を増長する。
しかしながら、そのような対処は、一定の不利益を有する。たとえば、ソース金属層およびゲート金属層間の距離が十分に大きくない場合、パッケージング装置は、ソース金属層をゲート金属層から区別することができない。当該距離が増長されるか、または切り込みが使用される場合、ＤＭＯＳ装置の領域も大きくなり、追加コストおよび粗末な電気的配分の原因となる。
開示される方法およびシステムは、上述およびその他の１つ以上の問題を解決することを目的とする。
本開示の一側面は、二重拡散金属酸化膜半導体（ＤＭＯＳ）装置を含む。ＤＭＯＳ装置は、基板と、前記基板上のソース領域と、前記基板上のゲート領域と、前記基板上のドレイン領域とを含む。前記ＤＭＯＳはまた、前記ソース領域上に配置されたソース金属層と、前記ゲート領域上に配置されたゲート金属層とを含む。前記ソース金属層は、第１パターンを有し、前記ゲート金属層は、第２パターンを有する。そして、異なる前記第１パターンおよび第２パターンに基づいて、パッケージング装置によって前記ソース金属層が前記ゲート金属層から区別されうるように、前記第１パターンは、前記第２パターンとは異なる。
本開示のその他の側面は、二重拡散金属酸化膜半導体（ＤＭＯＳ）装置を含む。前記ＤＭＯＳ装置は、基板と、前記基板上のソース領域と、前記基板上のゲート領域と、前記基板上のドレイン領域とを含む。前記ＤＭＯＳ装置はまた、前記ソース領域上に配置されたソース金属層と、前記ゲート領域上に配置されたゲート金属層とを含む。前記ソース金属層は第１色を有し、前記ゲート金属層は第２色を有する。そして、異なる前記第１色および第２色に基づいて、前記パッケージング装置によって前記ソース金属層が前記ゲート金属層から区別されうるように、前記第１色は前記第２色とは異なる。
本発明のその他の側面は、本開示の記載、請求の範囲および図面に照らして、当業者によって理解されうる。
これより、添付の図面に示された本発明の例示的な実施形態について、詳細に参照がなされる。可能な限り、同一または同様の部位を参照するために、同一の参照番号が図面を通して使用される。
図１は、従来の二重拡散金属酸化膜半導体（ＤＭＯＳ）装置を示す。図１に示されるように、従来のＤＭＯＳ装置は、ソース金属層０１およびゲート金属層０２を含む。ソース金属層０１およびゲート金属層０２は同じに見えるので、パッケージング工程中、ソース金属層０１およびゲート金属層０２を区別することは難しい。したがって、図１に示されたＤＭＯＳ装置では、切り込み（不図示）がソース金属層０１およびゲート金属層０２間に規定され、パッケージング工程中ソース金属層０１およびゲート金属層０２を区別することが比較的容易となるように、ソース金属層０１およびゲート金属層０２間の距離が増長される。
図２は、開示される実施形態と一貫性のある、例示的なＤＭＯＳ装置１００を図示する。ＤＭＯＳ装置１００は、基板（不図示）、および基板上のソース領域、ゲート領域、およびドレイン領域（不図示）を含む。さらに、図２に示されるように、ＤＭＯＳ装置１００は、ソース領域上に配置されるソース金属層１０１と、ゲート領域上に配置されるゲート金属層１０２とを含む。その他の構成も含まれても良い。
ソース金属層１０１およびゲート金属層１０２を形成するために、ソース領域およびゲート領域上に、１以上の金属層が形成される。金属層は、タングステン、チタン、アルミニウム、銅およびアルミニウム−銅合金のような、導体金属からなる。金属層は、反射防止層として機能する、チタンフィルム、アルミニウム−銅合金フィルムまたは窒化チタンを含んでもよい。その他の構成が使用されてもよい。
金属層を形成した後、フォトレジスト層が金属層上にコーティングされ、フォトレジスト層に露光および現像工程等を実行することにより、ソースパターンおよびゲートパターンが、フォトレジスト層に形成される。ソースパターンおよびゲートパターン（すなわち、フォトレジストパターン）は、複数の機能性を実装するように設計される。たとえば、第１に、ソースパターンは、ソース領域上に配置されて、ソース金属層１０１の領域および形状を規定するように設計され、ゲートパターンは、ゲート領域上に配置されて、ゲート金属層１０２の領域および形状を規定するように設計される。この点、ソースパターンおよびゲートパターンを形成した後、ソースパターンおよびゲートパターンの外側に位置する金属層は、ソース金属層１０１およびゲート金属層１０２を形成するために、それぞれソースパターンおよびゲートパターンをマスクとして使用する、プラズマエッチングまたはその他のエッチング方法によって除去される。
さらに、ソースパターンは、ソース金属層１０１の表面パターンを規定するように設計され、ゲートパターンは、ゲート金属層１０２の表面パターンを規定するように設計される。ある実施形態では、ソース金属層１０１およびゲート金属層１０２がパッケージング装置によって相互に区別されるように、ソース金属層１０１の表面パターンおよびゲート金属層１０２の表面パターンを実質的に異ならせることにより、ソースパターンは、ゲートパターンと異なる。すなわち、ゲート金属層１０１の表面パターンは、エッチング工程によりフォトレジスト層内のゲートパターンと同様であり、ソース金属層１０２の表面パターンは、フォトレジスト層内のソースパターンと同様であるので、ソースパターンは、フォトレジスト層内のゲートパターンと異なり、ソース金属層１０１の表面パターンは、ゲート金属層１０２のソースパターンと異なる。
ソース金属層１０１またはゲート金属層１０２の表面パターン（単にパターン）は、ここで使用されるように、ソース金属層１０１およびゲート金属層１０２の形状、サイズ、質感、構造および／または幾何学的パターンを指す。その他の特徴が含まれてもよい。したがって、ゲート金属層１０２からソース金属層１０１を区別するために、ソース金属層１０１のパターンは、ゲート金属層１０２のそれとは異なって形成される。換言すると、ソース金属層１０１およびゲート金属層１０２が、異なるパターンに基づいてパッケージング装置によって区別されうるように、ソース金属層１０１のパターンおよびゲート金属層１０２のパターンは異なる。いかような適切なパターンが、ソース金属層１０１およびゲート金属層１０２について使用されうる。たとえば、ソース金属層１０１またはゲート金属層１０２のパターンは、複数の円、複数の長円および／または複数の矩形からなることができる。ソース金属層１０１またはゲート金属層１０２のパターンはまた、複数の多角形または複数の不規則な多角形からなることができる。さらに、ソース金属層１０１またはゲート金属層１０２のパターンは、複数の線および／またはドットからなることができ、線は、弧、直線および／または曲線でもよい。
ソース金属層１０１またはゲート金属層１０２のパターンは、同一のパターンまたは線からなってもよいし、異なるパターンまたは線からなってもよい。たとえば、ソース金属層１０１のパターンが複数の円からなる一方、ゲート金属層１０２のパターンは、複数の立方体および三角形からなってもよい。また、ソース金属層１０１のパターンが複数の矩形からなる一方、ゲート金属層１０２のパターンは、複数の長円からなってもよい。ソース金属層１０１およびゲート金属層１０２のパターンがパッケージング装置によって区別されうる限り、その他のパターンまたは線も使用される。
さらに、複数のＤＭＯＳセルからなるＤＭＯＳ装置では、誘電体層が、金属層と、ソース領域、ゲート領域およびドレイン領域との間に配置される。
誘電体層は、ソース領域、ゲート領域およびドレイン領域に金属層が接触するための複数のスルーホールを含んでもよい。さらに、ゲート酸化物層が、ゲート領域およびゲート金属層１０２間に配置される。ＤＭＯＳ装置の電気的な必要性に基づいて、ゲート酸化物層の厚さは、従来の半導体装置のそれよりも大きい。さらに、ドレイン金属層（不図示）もまた、ドレイン領域に形成される。
追加的または二者選択的に、ＤＭＯＳ装置１００では、ソース金属層１０１は、後続のパッケージ工程中、パッケージング装置がソース金属層１０１およびゲート金属層１０２の異なる色に基づいて、ソース金属層１０１をゲート金属層１０２から区別できるように、ソース金属層１０１はゲート金属層１０２の色とは異なる色を有する。ある実施形態では、ソース金属層１０１およびゲート金属層１０２は、ソース金属層１０１およびゲート金属層１０２の異なるパターンおよび異なる色に基づいて、パッケージング装置によって区別されうる。その他の特徴も使用されうる。
ＤＭＯＳ装置１００は、縦型二重拡散ＭＯＳ（ＶＤＭＯＳ）装置または横型二重拡散ＭＯＳ（ＬＤＭＯＳ）装置である。装置の特定のタイプ（ＶＤＭＯＳまたはＬＤＭＯＳ）に基づいて、異なるパターンが、ＤＭＯＳ装置１００のソース金属層１０１およびゲート金属層１０２に使用される。ＤＭＯＳ装置１００がＬＤＭＯＳ装置である場合、プレーナ構造のＬＤＭＯＳ装置では、ソース電極、ゲート電極およびドレイン電極は、ＤＭＯＳ装置をその他の装置に組み込ませるために、ＤＭＯＳ装置１００の上部表面から導出される。入力およびフィードバック容量を低減して、短チャネル効果を緩和するために、ソース領域は自己整列され、ゲート金属層１０２はドレイン領域から離される。ＬＤＭＯＳ装置１００は、ソース領域およびソース領域を囲むトラップ領域の共拡散により、チャネルを形成する。さらに、ＬＤＭＯＳ装置１００は、通常のＭＯＳトランジスタの閾値電圧に近い閾値電圧を有し、ＬＤＭＯＳ装置１００は、高電圧電力回路に使用される。
加えて、ＬＤＭＯＳ装置１００では、ドリフト領域（不図示）は、ソース領域およびドレイン領域の間に配置される。ドリフト領域は、高電圧がＬＤＭＯＳ装置１００に印加される時、ドリフト領域が高いインピーダンス状態にあるように、低濃度の不純物を有する。したがって、ＬＤＭＯＳ装置１００は、ドレイン端部からの高電圧を維持できる。一方、ＤＭＯＳ装置１００がＶＤＭＯＳ装置である場合、ＶＤＭＯＳ装置１００は、ＶＤＭＯＳ装置１００のシリコン基板（不図示）の背面に形成されたエピタキシャル層（不図示）を有する。チャネルに沿って流れる電流は、垂直方向に変化し、基板に向かって流れる。したがって、ＶＤＭＯＳ装置１００のドレイン電極は、シリコン基板の底面から導出され、ソース電極およびドレイン電極は、組み込み性能を向上するために、シリコン基板の前面上に配置される。バイポーラトランジスタと比較して、ＶＤＭＯＳ装置１００は、高いスイッチング速度、低いスイッチング損失、高い入力抵抗、低い駆動電力および負の温度係数を有し、二次故障する場合がより少ない。したがって、ＶＤＭＯＳ装置１００は、スイッチングまたは線形応用のための望ましい電源装置である。
さらに、ＤＭＯＳ装置１００は、装置のチャネル内のキャリアタイプに従って、Ｎチャネル二重拡散ＭＯＳ（ＮチャネルＤＭＯＳ）装置またはＰチャネル二重拡散ＭＯＳ（ＰチャネルＤＭＯＳ）装置である。装置の特定のタイプ（ＮチャネルＤＭＯＳおよびＰチャネルＤＭＯＳ）に基づいて、ＤＭＯＳ装置１００のソース金属層１０１およびゲート金属層１０２に異なるパターンが使用される。ＤＭＯＳ装置１００がＮチャネルＤＭＯＳ装置である場合、ＮチャネルＤＭＯＳ装置１００の基板は、Ｎタイプ物質である。ＮチャネルＤＭＯＳ装置１００のソース領域およびドレイン領域を形成するために、Ｐ−タイプ拡散が基板の特別領域上で実行されて、対応するマスクを用いてＰタイプ領域を形成し、同じマスクを使用してＮ＋拡散が実行される。Ｐタイプ領域の側方長さが、チャネル長である。さらに、側方拡散深度は垂直拡散深度と同じであり、チャネル長は１μｍ内に制御される。Ｎ層は高ベース電圧を維持でき、低フィードバック容量を有することができるので、ＤＭＯＳ装置１００の改善された性能が達成されうる。
ＤＭＯＳ装置１００がＰチャネルＤＭＯＳ装置である場合、ＰチャネルＤＭＯＳ装置は、上記のＮチャネルＤＭＯＳ装置に似た構造を有し、差異は、反対のドーピングキャリアタイプであるという点にある。したがって、開示された方法および装置を使用することによって、ＤＭＯＳ装置のソース金属層のパターンは、ＤＭＯＳ装置のゲート金属層のパターンと異なって形成される。したがって、パッケージング工程中、パッケージング装置は、ソース金属層をゲート金属層の異なるパターンに基づいて、それらを区別できる。こうすることで、ソース金属層およびゲート金属層の間の距離を増長する必要がない。したがって、より低コストで改善されたパフォーマンスを達成するために、ＤＭＯＳ装置の領域が減少される。さらに、ＤＭＯＳ装置を作成する現工程は、ソース金属層およびゲート金属層を特定するためのいかなる特別な工程を追加するように変更される必要がない。
ＤＭＯＳ装置がＬＤＭＯＳ装置またはＶＤＭＯＳ装置のいずれであっても、ＬＤＭＯＳ装置またはＶＤＭＯＳ装置のソース金属層のパターンは、ＬＤＭＯＳ装置またはＶＤＭＯＳ装置のゲート金属層のパターンと異なって作成される。パッケージング装置はしたがって、ソース金属層およびゲート金属層を特定するためのいかなる特別な工程を実装することなく、パッケージング工程中それらの異なるパターンに基づいて、ソース金属層をゲート金属層から区別できる。
さらに、ＤＭＯＳ装置がＮチャネルＤＭＯＳ装置またはＰチャネルＤＭＯＳ装置のいずれであっても、ＮチャネルＤＭＯＳ装置またはＰチャネルＤＭＯＳ装置のソース金属層パターンは、ＮチャネルＤＭＯＳ装置またはＰチャネルＤＭＯＳ装置のゲート金属層パターンとは異なって作成される。したがって、パッケージング装置は、ソース金属層およびゲート金属層を特定するためのいかなる特別な工程を実装することなく、パッケージング工程中それらの異なるパターンに基づいて、ソース金属層をゲート金属層から区別できる。
開示された実施形態は、いかなる適切な半導体装置製造工程にも適用されると解される。開示された実施形態の技術的解決手段の変更、修正または同等なものは、当業者にとって明確でありうる。
Claims (11)
- 基板と、
前記基板上のソース領域と、
前記基板上のゲート領域と、
前記基板上のドレイン領域と、
前記ソース領域上に配置されたソース金属層と、
前記ゲート領域上に配置されたゲート金属層と、
を含み、
前記ソース金属層は、第１パターンを有し、
前記ゲート金属層は、第２パターンを有し、
異なる前記第１パターンおよび第２パターンに基づいて、パッケージング装置によって前記ソース金属層が前記ゲート金属層から区別されうるように、前記第１パターンは、前記第２パターンとは異なる、二重拡散金属酸化膜半導体（ＤＭＯＳ）装置。 - 前記ソース金属は、第１色を有し、
前記ゲート金属層は、第２色を有し、
異なる前記第１色および第２色に基づいて、前記パッケージング装置によって前記前記ソース金属層が前記ゲート金属層から区別されうるように、前記第１色は前記第２色とは異なる、請求項１に記載のＤＭＯＳ装置。 - 前記第１パターンおよび第２パターンは異なり、複数の円、複数の長円および複数の矩形である請求項１に記載のＤＭＯＳ装置。
- 前記第１パターンおよび第２パターンは、複数の正多角形および複数の不規則な多角形である請求項１に記載のＤＭＯＳ装置。
- 前記第１パターンおよび第２パターンは、複数の線および複数のドットである請求項１に記載のＤＭＯＳ装置。
- 前記ＤＭＯＳ装置は、縦型二重拡散金属酸化膜半導体（ＶＤＭＯＳ）装置である請求項１に記載のＤＭＯＳ装置。
- 前記ＤＭＯＳ装置は、横型二重拡散金属酸化膜半導体（ＬＤＭＯＳ）装置である請求項１に記載のＤＭＯＳ装置。
- 前記ＤＭＯＳ装置は、Ｎチャネル二重拡散金属酸化膜半導体（ＮＤＭＯＳ）装置である請求項１に記載のＤＭＯＳ装置。
- 前記ＤＭＯＳ装置は、Ｐチャネル二重拡散金属酸化膜半導体（ＰＤＭＯＳ）装置である請求項１に記載のＤＭＯＳ装置。
- 基板と、
前記基板上のソース領域と、
前記基板上のゲート領域と、
前記基板上のドレイン領域と、
前記ソース領域上に配置されたソース金属層と、
前記ゲート領域上に配置されたゲート金属層と、
を含み、
前記ソース金属層は、第１色を有し、
前記ゲート金属層は、第２色を有し、
異なる前記第１色および第２色に基づいて、前記パッケージング装置によって前記ソース金属層が前記ゲート金属層から区別されうるように、前記第１色は前記第２色とは異なる、二重拡散金属酸化膜半導体（ＤＭＯＳ）装置。 - 前記ソース金属層は、第１パターンを有し、
前記ゲート金属層は、第２パターンを有し、
異なる前記第１パターンおよび第２パターンに基づいて、パッケージング装置によって前記ソース金属層が前記ゲート金属層から区別されうるように、前記第１パターンは前記第２パターンとは異なる、請求項１０に記載のＤＭＯＳ装置。
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279659A (en) * | 1975-12-25 | 1977-07-04 | Citizen Watch Co Ltd | Semiconductor device |
| JPS61114565A (ja) * | 1984-11-09 | 1986-06-02 | Hitachi Ltd | 半導体装置 |
| JPH03252166A (ja) * | 1990-03-01 | 1991-11-11 | Toshiba Corp | Ｍｏｓ型電界効果トランジスタ |
| JPH04150043A (ja) * | 1990-10-15 | 1992-05-22 | Seiko Epson Corp | 半導体装置 |
| JPH08139323A (ja) * | 1994-11-14 | 1996-05-31 | Rohm Co Ltd | 絶縁ゲート型半導体装置 |
| JPH10261639A (ja) * | 1997-03-19 | 1998-09-29 | Oki Electric Ind Co Ltd | 半導体ｉｃ装置 |
| JP2004289103A (ja) * | 2002-06-13 | 2004-10-14 | Matsushita Electric Ind Co Ltd | 半導体デバイス及びその製造方法 |
| US20040248330A1 (en) * | 2002-06-13 | 2004-12-09 | Makoto Kitabatake | Semiconductor device and its manufacturing method |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337656A (ja) * | 1986-07-31 | 1988-02-18 | Fuji Electric Co Ltd | シヨツトキ−バリアダイオ−ド |
| DE69518653T2 (de) * | 1995-12-28 | 2001-04-19 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | MOS-Technologie-Leistungsanordnung in integrierter Struktur |
| TWI223448B (en) * | 2003-04-29 | 2004-11-01 | Mosel Vitelic Inc | DMOS device having a trenched bus structure |
| US7183610B2 (en) * | 2004-04-30 | 2007-02-27 | Siliconix Incorporated | Super trench MOSFET including buried source electrode and method of fabricating the same |
| JP4907862B2 (ja) * | 2004-12-10 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP5007529B2 (ja) * | 2006-06-22 | 2012-08-22 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
-
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Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279659A (en) * | 1975-12-25 | 1977-07-04 | Citizen Watch Co Ltd | Semiconductor device |
| JPS61114565A (ja) * | 1984-11-09 | 1986-06-02 | Hitachi Ltd | 半導体装置 |
| JPH03252166A (ja) * | 1990-03-01 | 1991-11-11 | Toshiba Corp | Ｍｏｓ型電界効果トランジスタ |
| JPH04150043A (ja) * | 1990-10-15 | 1992-05-22 | Seiko Epson Corp | 半導体装置 |
| JPH08139323A (ja) * | 1994-11-14 | 1996-05-31 | Rohm Co Ltd | 絶縁ゲート型半導体装置 |
| US5734175A (en) * | 1994-11-14 | 1998-03-31 | Rohm Co., Ltd. | Insulated-gate semiconductor device having a position recognizing pattern directly on the gate contact area |
| JPH10261639A (ja) * | 1997-03-19 | 1998-09-29 | Oki Electric Ind Co Ltd | 半導体ｉｃ装置 |
| JP2004289103A (ja) * | 2002-06-13 | 2004-10-14 | Matsushita Electric Ind Co Ltd | 半導体デバイス及びその製造方法 |
| US20040248330A1 (en) * | 2002-06-13 | 2004-12-09 | Makoto Kitabatake | Semiconductor device and its manufacturing method |
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