JPH08139323A - 絶縁ゲート型半導体装置 - Google Patents

絶縁ゲート型半導体装置

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Abstract

(57)【要約】 【目的】半導体装置のチップサイズを大きくすることな
く、半導体装置の位置を認識する位置認識パターンを形
成することができ、また、耐圧検査のための検査領域を
形成する絶縁ゲート型半導体装置を提供すること目的と
する。 【構成】絶縁ゲート型電界効果トランジスタのゲートに
対する保護素子が前記ゲートと分離して形成されるの
で、前記ゲートと保護素子とを電気的に接続するため
に、前記保護素子とのコンタクトをとるコンタクト領域
が形成される。このコンタクト領域上に形成された金属
配線パターン上に、該半導体装置の位置を認識する位置
認識パターンを形成する。また、前記金属配線パターン
を利用して耐圧検査のための検査領域を併せて形成す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、保護素子と絶縁ゲート
型電界効果トランジスタとを有する絶縁ゲート型半導体
装置に関する。
【０００２】
【従来の技術】一般に、半導体基板をドレイン領域とし
て動作させる構造の絶縁ゲート型電界効果トランジスタ
には、保護素子としてバック・ツ・バックダイオードが
形成されている。このような保護素子を有する絶縁ゲー
ト型電界効果トランジスタ（以下の説明では、縦型ＭＯ
ＳＦＥＴという）を半導体チップに形成する場合、たと
えばワイヤボンディングを行う際には、半導体チップの
配置位置を識別する必要がある。このため、半導体チッ
プの表面上に位置認識パターンが形成されている。
【０００３】
【発明が解決しようとする課題】上記位置認識パターン
を半導体チップの表面上に形成すると、その分だけチッ
プサイズが大きくなり、コスト高になるという問題があ
った。また、従来の保護素子を有する縦型ＭＯＳＦＥＴ
では、チップ表面上に耐圧検査の際のプローブを配置す
る検査領域が設けられておらず、耐圧検査を行うことが
できなかった。一方、耐圧検査の検査領域をチップ表面
上に別途形成すると、前述した位置認識パターンの場合
と同様に、検査領域の分だけチップサイズが大きくな
り、コスト高になってしまう。
【０００４】そこで、本発明の目的は、上記課題を解決
し、半導体装置のチップサイズを大きくすることなく、
該半導体装置の位置を認識する位置認識パターンを形成
することができ、また耐圧検査のための検査領域を形成
することができる絶縁ゲート型半導体装置を提供するこ
とである。
【０００５】
【課題を解決するための手段】本発明は、第１導電型半
導体基板をドレインとし、前記基板主面内に設けられた
第２導電型領域をチャネルとし、前記第２導電型領域主
面内に設けられた第１導電型領域をソースとし、前記ソ
ース・ドレイン間のチャネル上にゲート絶縁膜を介して
設けられた半導体層からなるゲートを有する絶縁ゲート
型電界効果トランジスタと、前記トランジスタのゲート
に対する保護素子が前記ゲートと分離して形成される絶
縁ゲート型半導体装置において、前記ゲートは前記保護
素子とのコンタクトをとるためのコンタクト領域を有
し、前記ゲートと保護素子とを電気的に接続するために
前記コンタクト領域上に形成された配線パターンに、該
半導体装置の位置を認識する位置認識パターンを形成し
たことを特徴とする絶縁ゲート型半導体装置である。
【０００６】さらに、本発明は、第１導電型半導体基板
をドレインとし、前記基板主面内に設けられた第２導電
型領域をチャネルとし、前記第２導電型領域主面内に設
けられた第１導電型領域をソースとし、前記ソース・ド
レイン間のチャネル上にゲート絶縁膜を介して設けられ
た半導体層からなるゲートを有する絶縁ゲート型電界効
果トランジスタと、前記トランジスタのゲートに対する
保護素子が前記ゲートと分離して形成される絶縁ゲート
型半導体装置において、前記ゲートは前記保護素子との
コンタクトをとるためのコンタクト領域を有し、前記ゲ
ートと保護素子とを電気的に接続するために前記コンタ
クト領域上に形成された配線パターンに、前記ゲートと
前記基板との耐圧検査のための検査領域を併せて形成し
たことを特徴とする絶縁ゲート型半導体装置である。
【０００７】また、本発明は、第１導電型半導体基板を
ドレインとし、前記基板主面内に設けられた第２導電型
領域をチャネルとし、前記第２導電型領域主面内に設け
られた第１導電型領域をソースとし、前記ソース・ドレ
イン間のチャネル上にゲート絶縁膜を介して設けられた
半導体層からなるゲートを有する絶縁ゲート型電界効果
トランジスタと、前記トランジスタのゲートに対する保
護素子が前記ゲートと分離して形成される絶縁ゲート型
半導体装置において、前記ゲートは前記保護素子とのコ
ンタクトをとるためのコンタクト領域を有し、前記ゲー
トと保護素子とを電気的に接続するために前記コンタク
ト領域上に形成された配線パターンに、該半導体装置の
位置を認識する位置認識パターンを形成するとともに、
前記基板との耐圧検査のための検査領域を併せて形成し
たことを特徴とする絶縁ゲート型半導体装置である。
【０００８】
【作用】請求項１記載の発明に従う絶縁ゲート型半導体
装置では、絶縁ゲート型電界効果トランジスタのゲート
に対する保護素子が前記ゲートと分離して形成されるの
で、前記ゲートと保護素子とを電気的に接続するため
に、前記保護素子とのコンタクトをとるコンタクト領域
が形成される。前記ゲートと保護素子とを電気的に接続
するために前記コンタクト領域上に形成された配線パタ
ーンに、該半導体装置の位置を認識する位置認識パター
ンを形成したので、トランジスタの形成部分を削減し
て、別途、位置認識パターンを形成することなく、該半
導体装置の位置を認識することができる。したがって、
半導体装置の小型化に寄与することができる。
【０００９】また、請求項２記載の発明に従う絶縁ゲー
ト型半導体装置では、絶縁ゲート型電界効果トランジス
タのゲートに対する保護素子が前記ゲートと分離して形
成されるので、前記ゲートと保護素子とを電気的に接続
するために、前記保護素子とのコンタクトをとるコンタ
クト領域が形成される。一方、このような絶縁ゲート型
半導体装置では、前記ゲートと前記基板との耐圧がその
性能を決めることになるので、製造工程において前記耐
圧を検査しておく必要がある。そこで、 前記コンタク
ト領域上に形成された配線パターンに、耐圧検査のため
の検査領域を併せて形成したので、トランジスタの形成
部分を削減して、別途、検査領域を形成することなく、
耐圧検査を行うことができる。したがって、半導体装置
の小型化に寄与することができる。
【００１０】さらに、請求項３記載の発明に従えば、前
記コンタクト領域に前記耐圧検査のための検査領域を併
せて形成するとともに、前記ゲートと保護素子とを電気
的に接続するために前記コンタクト領域上に形成された
配線パターンに、該半導体装置の位置を認識する位置認
識パターンを形成したので、トランジスタの形成部分を
削減して、別途、検査領域および位置認識パターンを形
成することなく、耐圧検査を行うことができるととも
に、該半導体装置の位置を認識することができる。した
がって、半導体装置の小型化に寄与することができる。
【００１１】
【実施例】図１は、本発明の一実施例の電界効果型トラ
ンジスタ（以下、ＭＯＳＦＥＴという）の半導体チップ
の全体平面図である。本実施例では、Ｎチャネル縦型Ｍ
ＯＳＦＥＴについて説明する。半導体チップ１００の表
面上には、ゲート電極１０１の外側にソース電極１０２
がほぼ全表面に亘って形成されている。ゲート電極１０
１には、この半導体チップ１００の耐圧検査を行うため
の検査用電極として用いられるゲート電極部分１０１ａ
が形成されるとともに、ワイヤが接続されるゲート引き
出し用ボンディングパッドとして用いられるゲート電極
部分１０１ｂが形成されている。ソース電極１０２に
は、ワイヤが接続されるソース引き出し用ボンディング
パッド領域１０４が設けられている。
【００１２】図２は、Ｎチャネル縦型ＭＯＳＦＥＴの断
面図である。Ｎ＋型シリコンからなる半導体基板１１１
の一主表面にＮ−型エピタキシャル層１１２が形成され
ている。これらのＮ＋型半導体基板１１１およびＮ−型
エピタキシャル層１１２は、ＭＯＳＦＥＴのドレイン領
域として働く。Ｎ−型エピタキシャル層１１２内には選
択的にＰ型ウエル層１１３、１１４、１１５が互いに独
立分離されて形成されている。
【００１３】Ｐ型ウエル領域１１４、１１５内には、こ
のＰ型ウエル領域１１４、１１５よりも浅いＰ＋型領域
１１６、１１７が形成されている。これらのＰ＋型ウエ
ル領域１１４、１１５内には、Ｎ＋型領域１１９がゲー
ト１１８に対して自己整合されて形成されている。この
Ｎ＋型領域１１９がＭＯＳＦＥＴのソース領域として働
く。Ｎ＋型領域１１９およびＰ＋型領域１１６、１１７
には、リン・シリケートガラスから成る層間絶縁膜１２
０に形成されたコンタクトホールを介してアルミニウム
等からなるソース電極１０２が接続されている。
【００１４】Ｐ＋型領域１１６、１１７の表面はゲート
１１８に与えられる電圧によってＮ−型エピタキシャル
層１１２（ドレイン領域）とＮ＋型領域１１９（ソース
領域）とをつなぐＮチャネル層が形成される。このよう
に縦型ＭＯＳＦＥＴは、基本構成として、Ｎ−型エピタ
キシャル層１１２（ドレイン領域）、Ｐ＋型領域１１
６、１１７、Ｎ＋型領域１１９（ソース領域）、ゲート
絶縁膜１２１、およびゲート１１８から成る。
【００１５】なお、上記Ｐ型ウエル領域１１４、１１５
は、それぞれ Ｎ−型エピタキシャル層１１２とＰ＋型
領域１１６、１１７との間のＰＮ接合の耐圧（ドレイン
耐圧）を向上させるために設けられている。Ｐ型ウエル
領域１１３の表面には、フィールド酸化膜１２６が形成
され、このフィールド酸化膜１２６の表面には、保護素
子として使用する多結晶シリコン層１２８が形成されて
いる。多結晶シリコン層１２８は、ゲート１１８と分離
して形成されている。
【００１６】上記多結晶シリコン層１２８は、Ｎ＋型半
導体部分１２８ａ、１２８ｂとこれらＮ＋型半導体部分
１２８ａ、１２８ｂに挟まれたＰ型半導体部分１２８ｃ
とから構成される。Ｎ＋型半導体部分１２８ａとＰ型半
導体部分１２８ｃとの間、Ｎ＋型半導体部分１２８ｂと
Ｐ型半導体部分１２８ｃとの間にそれぞれ形成されたＰ
Ｎ接合がバック・ツ・バックダイオードを構成し、保護
素子として機能する。
【００１７】上記Ｎ＋型半導体部分１２８ａには、リン
シリケートガラスからなる保護層１２０のコンタクトホ
ールを介して上記ソース電極１０２が接続されている。
上記Ｎ＋型半導体部分１２８ｂには、保護層１２０のコ
ンタクトホールを介して上記ゲート電極１０１が接続さ
れている。このゲート電極１０１は、ソース電極１０２
と同様にアルミニウム等の金属材料からなる。一方、Ｎ
＋型半導体基板１１１の裏面には、アルミニウム等の金
属材料からなるドレイン電極１３１が形成されている。
【００１８】こうして図２に示した縦形ＭＯＳＦＥＴ
は、図３に示す等価回路を構成する。すなわち、ゲート
ＧとソースＳとの間にダイオードＤ１およびダイオード
Ｄ２からなるバック・ツ・バックダイオードＰＤが接続
される。図３に示されるダイオードＤ１は、図２に示さ
れるＮ＋型半導体部分１２８ｂとＰ型半導体部分１２８
ｃとから構成され、ダイオードＤ２は、図２に示される
Ｐ型半導体部分１２８ｃとＮ＋型半導体部分１２８ａと
から構成されている。
【００１９】図２に示した多結晶シリコン層１２８を構
成するＮ＋型半導体部分１２８ａ，１２８ｂ、Ｐ型半導
体部分１２８ｃ、および多結晶シリコンからなるゲート
１１８は、図４に示されるように半導体チップの表面上
に形成される。ゲート１１８は、図４の点線枠内全体に
おいてハニカムコア形のようなメッシュ状に形成されて
いる。このゲート１１８を取り囲んで多結晶シリコン層
１２８が形成されている。
【００２０】こうして上記多結晶シリコン層１２８およ
びゲート１１８が形成された半導体チップ１００の表面
には、図１に示されるようにゲート電極１０１、および
ソース電極１０２が形成される。図５はゲート電極１０
１およびソース電極１０２が形成される前の多結晶シリ
コン層１２８付近の拡大平面図であり、図６は多結晶シ
リコン層１２８上にゲート電極１０１およびソース電極
１０２が形成された状態の拡大平面図である。
【００２１】多結晶シリコン層１２８の形成領域は、ゲ
ート１１８の形成領域と分離されて形成される。これ
は、ソース電極１０２を多結晶シリコン層１２８のダイ
オード部分の最外周（本実施例では、Ｎ型半導体部分１
２８ａ）でコンタクトさせて、チップ面積を有効に使う
ためである。ゲート１１８には、上記Ｐ＋型ウエル領域
１１４と上記ソース電極１０２とのコンタクトをとるた
めのコンタクトホール１６５が全面に形成されている。
なお、このゲート１１８には、上記多結晶シリコン層１
２８とのコンタクトをとるためのコンタクト領域として
機能するフィンガー領域１７０が設けられている。な
お、このフィンガー領域１７０にはコンタクトホール１
６５は形成されていない。
【００２２】上記ソース電極１０２は、図６に示される
ように、多結晶シリコン層１２８のダイオード部分の最
外周（本実施例では、Ｎ型半導体部分１２８ａ）、フィ
ンガー領域１７０、および多結晶シリコン層１２８とフ
ィンガー領域１７０とを連結する領域を除き、半導体チ
ップの全表面に亘って形成される。こうしてソース電極
１０２は、半導体チップのほぼ全域に亘って形成された
ソース領域としてのＮ−型領域１１９とコンタクトをと
るとともに、多結晶シリコン層１２８のダイオード部分
の最外周とコンタクトをとることができる。
【００２３】一方、ゲート電極１０１は、フィンガー領
域１７０に形成されたゲート電極部分１０１ａ、多結晶
シリコン層１２８上に形成されたゲート電極部分１０１
ｂ、およびこれらを連結する連結部分１０１ｃから構成
され、ソース電極１０２と分離して形成される。こうし
て、ゲート電極１０１を介して多結晶シリコン層１２８
とフィンガー領域１７０が接続される。したがって、保
護素子としての多結晶シリコン層１２８とゲート１１８
が接続されることになる。
【００２４】図７は、フィンガー領域１７０の拡大平面
図である。フィンガー領域１７０は矩形形状に形成され
る。このフィンガー領域１７０上においてゲート電極部
分１０１ａが形成されていない領域は、ゲート１０１上
に形成されたＰＳＧ（リンシリケートガラス）層が露出
している。一方、アルミニウムからなるゲート電極部分
１０１ａのパターン形状は、図７に示されるように、対
抗するコーナー部に切り欠き部１８０、１８１が形成さ
れ、これら一対の切り欠き部１８０、１８１に対応した
形状のＰＳＧ層が露出する。このＰＳＧ層の露出領域
は、ワイヤボンディングを行う際の位置認識パターン１
９０、１９１として用いられる。すなわち、ワイヤボン
ディング、または各種検査を行うために位置認識を行う
際には、アルミニウムからなるゲート電極部分１０１ａ
と、ＰＳＧ層からなる位置認識パターン１９０、１９１
とは、位置認識用の撮像装置によって二値化され、白
（ゲート電極部分１０１ａ）と黒（位置認識パターン１
９０、１９１）に認識される。
【００２５】また、このフィンガー領域１７０は、一辺
０．１ｍｍ程度の大きさに形成され、上記各位置認識パ
ターン１９０、１９１の面積は、８０×５０μｍ 程度
の大きさに設定されるので、識別は容易である。ゲート
電極部分１０１ａは、図７において破線で示される位置
に形成されるコンタクトホールを介して多結晶シリコン
のゲート１００に接続される。
【００２６】図８は、ゲート電極部分１０１ａ付近の拡
大断面図である。Ｐ＋型ウエル１１６上の表面に形成さ
れたゲート酸化膜１２１は、ゲート絶縁膜として機能さ
せるために、Ｐ型ウエル領域１１３の表面に形成された
フィールド酸化膜１２６よりも薄く形成されている。し
たがって、この半導体チップの耐圧は、ゲート酸化膜１
２１の膜厚で決まる。すなわち、このゲート酸化膜１２
１における耐圧が半導体チップ全体の耐圧となり、この
半導体チップの耐圧を評価するためには、ゲート酸化膜
１２１の耐圧を検査する必要がある。耐圧の検査は、ゲ
ート１１８と耐圧測定用のプローブを電気的に接続させ
て行うので、半導体チップの表面上に検査を行える大き
さの耐圧検査領域を形成する必要がある。
【００２７】そこで、本発明では、上記フィンガー領域
１７０上のゲート電極１０１を耐圧検査領域として併用
する。上記ゲート１１８は、コンタクトホールを介して
前記ゲート電極１０１のゲート電極部分１０１ａに接続
されている。このゲート電極部分１０１ａの中心部分
は、耐圧検査用のプローブがゲート電極部分１０１ａに
検査可能な接触状態を保てるように、プローブの先端の
接触面積より大きく設定されている。したがって、フィ
ンガー領域１７０のゲート電極１０１のゲート電極部分
１０１ａに耐圧検査用のプローブを接触させることによ
って、耐圧検査を行うことができる。
【００２８】このようにフィンガー領域１７０上のゲー
ト電極１０１を耐圧検査領域として併用するよって、基
板表面上に別途耐圧検査領域を形成する必要はなく、し
たがって、耐圧検査領域形成のためにチップサイズを大
きくすることもない。また、ゲート電極１０１とゲート
１１８とのコンタクト領域としてのフィンガー領域１７
０を耐圧検査領域として併用することにより、ゲート１
１８においてフィンガー領域１７０以外に別途、耐圧検
査領域を設ける必要はなく、ゲート１１８をＭＯＳＦＥ
Ｔのゲートとして有効に使用することができる。
【００２９】本実施例では、ゲート酸化膜１２１の厚み
は、１０００オングストローム、フィール度酸化膜１２
６の厚みは、数千オングストローム程度に設定される。
つぎに、図９（１）〜（８）を参照して、本実施例の縦
型ＭＯＳＦＥＴの製造方法について説明する。 （１）Ｎ＋型シリコン基板１１１上にエピタキシャル成
長によりＮ−型エピタキシャル層１１２が形成される
（図９（１）参照）。
【００３０】（２）表面熱酸化による酸化膜１２６を形
成し、フィールド部を残して選択エッチした後に、酸化
膜１２６をマスクとしてボロンのイオン打ち込みを深く
行い、Ｐ型ウエル領域１１３、１１４を形成する。イオ
ン打ち込み後、アニール処理を行うために、Ｐ型ウエル
領域１１３、１１４の表面には、熱酸化膜１２６ａ、１
２６ｂが形成される（図９（２））。
【００３１】（３）ゲート酸化膜が形成される位置のＮ
−型シリコン層１１２およびＰ型ウエル層１１３、１１
４の一部を露出するために酸化膜１２６，１２６ａを選
択的に除去する（図９（３）参照）。 （４）露出されたＰ型ウエル層１１３、１１４およびＮ
−型シリコン層１１２の表面に熱酸化によって薄いゲー
ト酸化膜１２１を形成する（図９（４））参照）。な
お、ゲート酸化膜１２１がＭＯＳＦＥＴのゲート絶縁膜
としての役目をはたす。
【００３２】（５）酸化膜１２６およびゲート酸化膜１
２１の表面に気相成長法によって多結晶シリコン層を形
成し、この多結晶シリコン層を選択的に除去してゲート
１１８および保護素子となる多結晶シリコン層１２８を
形成する（図９（５））参照）。 （６）ゲート１１８および多結晶シリコン層１２８をマ
スクとしてボロンを打ち込み、アニール処理を行い、Ｍ
ＯＳＦＥＴのチャネル部となるＰ＋型領域１１６を形成
する。このとき、ゲート１１８および多結晶シリコン層
１２８内にもボロンが導入され、これらゲート１１８お
よび多結晶シリコン層１２８もＰ型化される（図９
（６）参照）。
【００３３】（７）ホトレジスト膜１６４およびゲート
１１８をマスクとしてゲート酸化膜１２１を選択的に除
去し、Ｐ＋型領域１１６を露出する。露出したＰ＋型領
域１１６の表面にリンをイオン打込みし、アニール処理
を行い、Ｎ＋型領域１１９を形成する（図９（７）参
照）。なお、この工程で多結晶シリコン層１２８内にも
リンが導入され、Ｎ＋型半導体部分１２８ａ，１２８ｂ
が形成される。こうしてＰＮ構造を有する保護素子が形
成される。
【００３４】（８）Ｎ−型シリコン層上全体にＰＳＧ
（リンシリケートガラス）からなる保護層１２０を形成
した後、この保護層１２０のコンタクトホトエッチング
を行う。この後、アルミニウム蒸着およびパターンエッ
チングによってゲート電極１０１、ソース電極１０２を
形成する（図９（８）参照）。 すなわち、このパターンエッチング工程において、図７
に示した検査用電極としてのゲート電極部１０１ａ、お
よびゲート引き出し用ボデイングパッドとしてのゲート
電極部分１０１ｂのパターンが形成され、これによっ
て、位置認識パターン１９０、１９１が同時に形成され
る。したがって、本発明の検査用電極としてのゲート電
極部１０１ａ、およびワイヤボンデイング等を行う際の
位置認識パターン１９０、１９１を形成するにあたって
は、従来の製造方法をそのまま用いることができ、特別
な製造工程は必要とされない。
【００３５】
【発明の効果】以上のように請求項１記載の発明に従え
ば、ゲートと保護素子とを電気的に接続するために前記
コンタクト領域上に形成された配線パターンに、該半導
体装置の位置を認識する位置認識パターンを形成したの
で、位置認識のために、トランジスタの形成部分を削減
して、別途、位置認識パターンを形成する必要はない。
したがって、半導体装置のチップサイズを大きくするす
ることなく、トランジスタの形成部分、とくにソース部
分を有効に利用でき、該半導体装置の性能を向上させる
ことができる。また、前記検査領域の面積だけ節約でき
るので、該半導体装置のチップサイズを小さくすること
が可能となる。
【００３６】また、請求項２記載の発明に従えば、コン
タクト領域に前記耐圧検査のための検査領域を併せて形
成したので、耐圧検査のために、トランジスタの形成部
分を削減して、別途、検査領域を形成する必要はない。
したがって、半導体装置のチップサイズを大きくするす
ることなく、トランジスタの形成部分、とくにソース部
分を有効に利用でき、該半導体装置の性能を向上させる
ことができる。また、前記検査領域の面積だけ節約でき
るので、該半導体装置のチップサイズを小さくすること
が可能となる。
【００３７】さらに、請求項３記載の発明に従えば、コ
ンタクト領域に前記耐圧検査のための検査領域を併せて
形成するとともに、前記ゲートと保護素子とを電気的に
接続するために前記コンタクト領域上に形成された配線
パターンに、該半導体装置の位置を認識する位置認識パ
ターンを形成したので、耐圧検査のために、トランジス
タの形成部分を削減して、別途、検査領域を形成する必
要はなく、また、位置認識のために、トランジスタの形
成部分を削減して、別途、位置認識パターンを形成する
必要もない。したがって、半導体装置のチップサイズを
大きくするすることなく、トランジスタの形成部分、と
くにソース部分を有効に利用でき、該半導体装置の性能
を向上させることができる。また、前記検査領域の面積
だけ節約できるので、該半導体装置のチップサイズを小
さくすることが可能となる。
【図面の簡単な説明】
【図１】 図１は本発明の一実施例のＭＯＳＦＥＴの半
導体チップの全体平面図
【図２】 図２はＮチャネル縦型ＭＯＳＦＥＴの断面図
【図３】 図３はＮチャネル縦型ＭＯＳＦＥＴの等価回
路図
【図４】 図４は保護素子の位置を示す半導体チップ全
体の平面図
【図５】 図５は保護素子付近の拡大平面図
【図６】 図６はゲート電極付近の拡大平面図
【図７】 図７はゲート電極部分１０１ａ付近の拡大平
面図
【図８】 図８はゲート電極部分１０１ａ付近の拡大断
面図
【図９】 図９は製造方法を示す断面図
【符号の説明】
１０１・・・ゲート電極 １０１ａ・・ゲート電極部分（検査用電極） １０１ｂ・・ゲート電極部分（ゲート引き出し用ボンデ
ィングパッド） １０２・・・ソース電極 １１１・・・Ｎ＋型半導体基板 １１２・・・Ｎ−型エピタキシャル層（ドレイン領域） １１６、１１７・・・Ｐ＋型領域 １１８・・・ゲート １１９・・・Ｎ＋型領域（ソース領域） １２８・・・多結晶シリコン（保護素子） １９０、１９１・・・位置認識パターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/68 Ｆ 21/3205 21/336 Ｈ０１Ｌ 21/88 Ｓ 9055−4Ｍ 29/78 ６５８ Ｌ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】第１導電型半導体基板をドレインとし、前
    記基板主面内に設けられた第２導電型領域をチャネルと
    し、前記第２導電型領域主面内に設けられた第１導電型
    領域をソースとし、前記ソース・ドレイン間のチャネル
    上にゲート絶縁膜を介して設けられた半導体層からなる
    ゲートを有する絶縁ゲート型電界効果トランジスタと、
    前記トランジスタのゲートに対する保護素子が前記ゲー
    トと分離して形成される絶縁ゲート型半導体装置におい
    て、 前記ゲートは前記保護素子とのコンタクトをとるための
    コンタクト領域を有し、前記コンタクト領域上に形成さ
    れた配線パターンに、該半導体装置の位置を認識する位
    置認識パターンを形成したことを特徴とする絶縁ゲート
    型半導体装置。
  2. 【請求項２】第１導電型半導体基板をドレインとし、前
    記基板主面内に設けられた第２導電型領域をチャネルと
    し、前記第２導電型領域主面内に設けられた第１導電型
    領域をソースとし、前記ソース・ドレイン間のチャネル
    上にゲート絶縁膜を介して設けられた半導体層からなる
    ゲートを有する絶縁ゲート型電界効果トランジスタと、
    前記トランジスタのゲートに対する保護素子が前記ゲー
    トと分離して形成される絶縁ゲート型半導体装置におい
    て、 前記ゲートは前記保護素子とのコンタクトをとるための
    コンタクト領域を有し、前記コンタクト領域上に形成さ
    れた配線パターンに、前記ゲートと前記基板との耐圧検
    査のための検査領域を併せて形成したことを特徴とする
    絶縁ゲート型半導体装置。
  3. 【請求項３】第１導電型半導体基板をドレインとし、前
    記基板主面内に設けられた第２導電型領域をチャネルと
    し、前記第２導電型領域主面内に設けられた第１導電型
    領域をソースとし、前記ソース・ドレイン間のチャネル
    上にゲート絶縁膜を介して設けられた半導体層からなる
    ゲートを有する絶縁ゲート型電界効果トランジスタと、
    前記トランジスタのゲートに対する保護素子が前記ゲー
    トと分離して形成される絶縁ゲート型半導体装置におい
    て、 前記ゲートは前記保護素子とのコンタクトをとるための
    コンタクト領域を有し、前記コンタクト領域上に形成さ
    れた配線パターンに、該半導体装置の位置を認識する位
    置認識パターンを形成するとともに、前記基板との耐圧
    検査のための検査領域を併せて形成したことを特徴とす
    る絶縁ゲート型半導体装置。
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