JPH01217976A - 縦型電界効果トランジスタおよびその選別・組立方法 - Google Patents
縦型電界効果トランジスタおよびその選別・組立方法Info
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- JPH01217976A JPH01217976A JP63043739A JP4373988A JPH01217976A JP H01217976 A JPH01217976 A JP H01217976A JP 63043739 A JP63043739 A JP 63043739A JP 4373988 A JP4373988 A JP 4373988A JP H01217976 A JPH01217976 A JP H01217976A
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- 230000005669 field effect Effects 0.000 title claims abstract description 21
- 238000000034 method Methods 0.000 title claims abstract description 9
- 230000015556 catabolic process Effects 0.000 claims abstract description 5
- 230000002950 deficient Effects 0.000 claims description 5
- 239000000523 sample Substances 0.000 abstract description 3
- 230000002146 bilateral effect Effects 0.000 abstract 2
- 238000005259 measurement Methods 0.000 abstract 1
- 230000002457 bidirectional effect Effects 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
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- H01L2224/48453—Shape of the interface with the bonding area
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- H01L2224/484—Connecting portions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲート保護用ダイオードを内蔵した縦型電界
効果トランジスタおよびその選別・組立方法に関する。
効果トランジスタおよびその選別・組立方法に関する。
従来、この種の縦型電界効果トランジスタでは、例えば
、第５図に示されるように双方向ツェナーダイオード４
がゲートＧとソースＳとの間に設けられている。
、第５図に示されるように双方向ツェナーダイオード４
がゲートＧとソースＳとの間に設けられている。
上述した従来の縦型電界効果トランジスタは、素子形式
終了後に、ゲート酸化膜の絶縁耐圧を測定するためにテ
スト用サージ電圧をゲートに印加しても、内蔵されてい
るツェナーダイオードが動作し、このサージ電圧を逃が
すために、ゲート酸化膜自体の耐圧測定ができない。こ
のため、例えば、ゲート酸化膜の耐圧がツェナーダイオ
ード電圧と同程度しかない場合でも不良品として排除す
ることができないという問題がある。
終了後に、ゲート酸化膜の絶縁耐圧を測定するためにテ
スト用サージ電圧をゲートに印加しても、内蔵されてい
るツェナーダイオードが動作し、このサージ電圧を逃が
すために、ゲート酸化膜自体の耐圧測定ができない。こ
のため、例えば、ゲート酸化膜の耐圧がツェナーダイオ
ード電圧と同程度しかない場合でも不良品として排除す
ることができないという問題がある。
本発明の縦型電界効果トランジスタは、ツェナーダイオ
ードと接続されている第１のゲート電極と、前記ツェナ
ーダイオードに接続されていない第２のゲート電極とを
有している。
ードと接続されている第１のゲート電極と、前記ツェナ
ーダイオードに接続されていない第２のゲート電極とを
有している。
また、本発明の縦型電界効果トランジスタの選別・組立
方法は、まず、ツェナーダイオードと接続されている第
１のゲート電極と、前記ツェナーダイオードに接続され
ていない第２のゲート電極とを有する縦型電界効果トラ
ンジスタ素子を用意し、次に、前記第２のゲート電極に
テスト用ゲート電圧を印加してゲート耐圧を測定し、所
定の耐圧を有するものを良品として選別し、この後、良
品として選別されたものに対し、前記第１および第２の
ゲート電極の双方にまたがるようにワイヤーボンディン
グを行ない、縦型電界効果トランジスタの組立を行なう
。
方法は、まず、ツェナーダイオードと接続されている第
１のゲート電極と、前記ツェナーダイオードに接続され
ていない第２のゲート電極とを有する縦型電界効果トラ
ンジスタ素子を用意し、次に、前記第２のゲート電極に
テスト用ゲート電圧を印加してゲート耐圧を測定し、所
定の耐圧を有するものを良品として選別し、この後、良
品として選別されたものに対し、前記第１および第２の
ゲート電極の双方にまたがるようにワイヤーボンディン
グを行ない、縦型電界効果トランジスタの組立を行なう
。
２分割されたゲート電極のうち、ゲート保護用ダイオー
ドが接続されない第２の電極を用いてゲート絶縁膜の耐
圧を測定し、その後、第１および第２のゲート電極にま
たがってワイヤーボンディングを行うことにより、第２
のゲート電極に接続されているゲート保護用ダイオード
を有効に動かせるため、絶縁耐圧の小さい製品を確実に
排除できる。
ドが接続されない第２の電極を用いてゲート絶縁膜の耐
圧を測定し、その後、第１および第２のゲート電極にま
たがってワイヤーボンディングを行うことにより、第２
のゲート電極に接続されているゲート保護用ダイオード
を有効に動かせるため、絶縁耐圧の小さい製品を確実に
排除できる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図および第２図は本発明の縦型電界効果トランジス
タの平面パターンと所面図とを対応させて示す図であり
、それぞれ、Ａ−Ａ線に沿う部分、Ｂ−Ｂ線に沿う部分
の対応関係を示す図である。
タの平面パターンと所面図とを対応させて示す図であり
、それぞれ、Ａ−Ａ線に沿う部分、Ｂ−Ｂ線に沿う部分
の対応関係を示す図である。
本実施例のＩＩｌ型電界効果トランジスタは、ゲート電
極が２分割されており、ゲート電極２（第１のゲート電
極）には双方向ツェナーダイオード４が接続されており
、ゲート電極３（第２のゲート電極）には、この双方向
ツェナーダイオード４は接続されていない。
極が２分割されており、ゲート電極２（第１のゲート電
極）には双方向ツェナーダイオード４が接続されており
、ゲート電極３（第２のゲート電極）には、この双方向
ツェナーダイオード４は接続されていない。
本実施例のデバイス構造は、Ｎ−型ドレイン領域１０の
主表面にＰ型ベース領域９が設けられ、このＰ型ベース
領域内にＮ＋型ソース領域８が設けられている。ゲート
ポリシリコンロはゲート電極３を介してポリシリコンか
らなるゲートフィンガー１に接続されている。ゲート保
護用双方向ツェナーダイオード４はポリシリコン中に不
純物を導入してＰＮＰの接合を形成することにより構成
されている。ゲートポリシリコンロおよび双方向ツェナ
ーダイオード４はＣＶＤＳｉＯ２からなる層間絶縁膜７
で覆われており、ソース領域８にはアルミニウムからな
るソース電極５が接続され、高濃度領域１１には同じく
アルミニウムからなるドレイン電極１２が接続されてい
る。
主表面にＰ型ベース領域９が設けられ、このＰ型ベース
領域内にＮ＋型ソース領域８が設けられている。ゲート
ポリシリコンロはゲート電極３を介してポリシリコンか
らなるゲートフィンガー１に接続されている。ゲート保
護用双方向ツェナーダイオード４はポリシリコン中に不
純物を導入してＰＮＰの接合を形成することにより構成
されている。ゲートポリシリコンロおよび双方向ツェナ
ーダイオード４はＣＶＤＳｉＯ２からなる層間絶縁膜７
で覆われており、ソース領域８にはアルミニウムからな
るソース電極５が接続され、高濃度領域１１には同じく
アルミニウムからなるドレイン電極１２が接続されてい
る。
第３図および第４図はそれぞれ本実施例の選別・組立工
程を説明するための平面図である。
程を説明するための平面図である。
ゲート酸化膜の絶縁耐圧の測定に際しては、第３図に示
されるように、例えばプローブ針１３をゲート電極３に
接続してテスト用ゲート電圧を印加し、ソース電極５と
ドレイン電極をショートし、例えば接地電位とすること
により行う。また、組立工程においては、所定の耐圧を
有するものとして良品選別された素子に対して、第４図
に示されるように、ゲート電極２．３にまたがるように
ボンディングワイヤ１４を接続する。このようにして、
ゲート・ソース間に保護ダイオードを内蔵した縦型電界
効果トランジスタを得る。木実ｍ＠ｔよ、ゲート電極用
マスクパターンの変更により容易に実施でき、また、は
とんどゲート電極面積を増加させず、素子サイズの増大
を招かない。
されるように、例えばプローブ針１３をゲート電極３に
接続してテスト用ゲート電圧を印加し、ソース電極５と
ドレイン電極をショートし、例えば接地電位とすること
により行う。また、組立工程においては、所定の耐圧を
有するものとして良品選別された素子に対して、第４図
に示されるように、ゲート電極２．３にまたがるように
ボンディングワイヤ１４を接続する。このようにして、
ゲート・ソース間に保護ダイオードを内蔵した縦型電界
効果トランジスタを得る。木実ｍ＠ｔよ、ゲート電極用
マスクパターンの変更により容易に実施でき、また、は
とんどゲート電極面積を増加させず、素子サイズの増大
を招かない。
以上説明したように本発明は、ゲート保護用ダイオード
に接続されている第１のゲート電極と接続されていない
第２のゲート電極とを設け、素子選別時には第２のゲー
ト電極のみを使用し、組立時には第１および第２のゲー
ト電極を導通させて使用することにより、絶縁耐圧が規
格値に満たないゲート保護ダイオード内蔵の縦型電界効
果トランジスタを排除できるという効果がある。
に接続されている第１のゲート電極と接続されていない
第２のゲート電極とを設け、素子選別時には第２のゲー
ト電極のみを使用し、組立時には第１および第２のゲー
ト電極を導通させて使用することにより、絶縁耐圧が規
格値に満たないゲート保護ダイオード内蔵の縦型電界効
果トランジスタを排除できるという効果がある。
第１図および第２図は本発明の縦型電界効果トランジス
タの平面パターンと断面図とを対応させて示す図であり
、それぞれ、Ａ−Ａ線に沿う部分。 Ｂ−Ｂ線に沿う部分の対応関係を示す図、第３図および
第４図はそれぞれ本実施例の選別９組立工程を説明する
ための平面図、第５図はゲート保護用ダイオード内蔵の
縦型電界効果トランジスタの回路図である。 １・・・ゲートフィンガー、 ２．３・・・ゲート電極、 ４・・・双方向ツェナーダイオード、 ５・・・ソース電極、 ６・・・ゲートポリシリコン、 ７・・・層間絶縁膜、 ８・・・ソース領域、 ９・・・ベース領域、 １０・・・ドレイン領域、 １１・・・高濃度領域、 １２・・・ドレイン電極、 １３・・・プローブ針、 １４・・・ボンディングワイヤ。 特許出願人 ［１本電気株式会社 代 理 人 ブト埋ト 内 原 汗 第１図 第２図
タの平面パターンと断面図とを対応させて示す図であり
、それぞれ、Ａ−Ａ線に沿う部分。 Ｂ−Ｂ線に沿う部分の対応関係を示す図、第３図および
第４図はそれぞれ本実施例の選別９組立工程を説明する
ための平面図、第５図はゲート保護用ダイオード内蔵の
縦型電界効果トランジスタの回路図である。 １・・・ゲートフィンガー、 ２．３・・・ゲート電極、 ４・・・双方向ツェナーダイオード、 ５・・・ソース電極、 ６・・・ゲートポリシリコン、 ７・・・層間絶縁膜、 ８・・・ソース領域、 ９・・・ベース領域、 １０・・・ドレイン領域、 １１・・・高濃度領域、 １２・・・ドレイン電極、 １３・・・プローブ針、 １４・・・ボンディングワイヤ。 特許出願人 ［１本電気株式会社 代 理 人 ブト埋ト 内 原 汗 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、ゲート保護用ツェナーダイオードがゲート・ソース
間に設けられたゲート保護用ダイオード内蔵縦型電界効
果トランジスタにおいて、 前記ツェナーダイオードと接続されている第１のゲート
電極と、前記ツェナーダイオードに接続されていない第
２のゲート電極とを有することを特徴とする縦型電界効
果トランジスタ。 ２、ゲート保護用ツェナーダイオードがゲート・ソース
間に設けられたゲート保護用ダイオード内蔵縦型電界効
果トランジスタの選別・組立方法において、 まず、前記ツェナーダイオードと接続されている第１の
ゲート電極と、前記ツェナーダイオードに接続されてい
ない第２のゲート電極とを有する縦型電界効果トランジ
スタ素子を用意し、次に、前記第２のゲート電極にテス
ト用ゲート電圧を印加してゲート耐圧を測定し、所定の
耐圧を有するものを良品として選別し、この後、良品と
して選別されたものに対し、前記第１および第２のゲー
ト電極の双方にまたがるようにワイヤーボンディングを
行ない、縦型電界効果トランジスタの組立を行なうこと
を特徴とする縦型電界効果トランジスタの選別・組立方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63043739A JPH01217976A (ja) | 1988-02-25 | 1988-02-25 | 縦型電界効果トランジスタおよびその選別・組立方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63043739A JPH01217976A (ja) | 1988-02-25 | 1988-02-25 | 縦型電界効果トランジスタおよびその選別・組立方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01217976A true JPH01217976A (ja) | 1989-08-31 |
Family
ID=12672144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63043739A Pending JPH01217976A (ja) | 1988-02-25 | 1988-02-25 | 縦型電界効果トランジスタおよびその選別・組立方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01217976A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139323A (ja) * | 1994-11-14 | 1996-05-31 | Rohm Co Ltd | 絶縁ゲート型半導体装置 |
| EP0849786A3 (en) * | 1996-12-18 | 1998-07-22 | Texas Instruments Incorporated | Bonding pad structure for testing integrated circuits during manufacture |
| EP0880171A3 (en) * | 1997-05-19 | 1999-06-02 | Harris Corporation | Integrated circuit chip structure for improved packaging |
| DE102012019782A1 (de) * | 2012-10-09 | 2014-04-10 | Infineon Technologies Ag | Elektrisches Kontakt-Pad |
-
1988
- 1988-02-25 JP JP63043739A patent/JPH01217976A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139323A (ja) * | 1994-11-14 | 1996-05-31 | Rohm Co Ltd | 絶縁ゲート型半導体装置 |
| EP0849786A3 (en) * | 1996-12-18 | 1998-07-22 | Texas Instruments Incorporated | Bonding pad structure for testing integrated circuits during manufacture |
| US5892283A (en) * | 1996-12-18 | 1999-04-06 | Texas Instruments Incorporated | Connection of active circuitry via wire bonding procedure |
| EP0880171A3 (en) * | 1997-05-19 | 1999-06-02 | Harris Corporation | Integrated circuit chip structure for improved packaging |
| DE102012019782A1 (de) * | 2012-10-09 | 2014-04-10 | Infineon Technologies Ag | Elektrisches Kontakt-Pad |
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