JPS61166055A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS61166055A
JPS61166055A JP645685A JP645685A JPS61166055A JP S61166055 A JPS61166055 A JP S61166055A JP 645685 A JP645685 A JP 645685A JP 645685 A JP645685 A JP 645685A JP S61166055 A JPS61166055 A JP S61166055A
Authority
JP
Japan
Prior art keywords
bonding pad
value
takes
bonding pads
bonding
Prior art date
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Pending
Application number
JP645685A
Other languages
English (en)
Inventor
Osamu Koseki
修 小関
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Priority to JP645685A priority Critical patent/JPS61166055A/ja
Publication of JPS61166055A publication Critical patent/JPS61166055A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor

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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は半導体基板の大きさを変えることなく、また
、外部取り出し用電極の数を増加させることなしに半導
体製造工程の評価ができる半導体装置に関するものであ
る。
従来の技術 第２図に示す従来の半導体装置では半導体基板（以下単
にチップと云う）１上に形成する複数個の外部取り出し
用電極（以下単に電極と云う）３は、スクライブライン
２とパターン構成要部４との間にパターン配列を行なっ
ている。
発明が解決しようとする問題点 これはチップをパッケージ（外囲器）内に収納し、同パ
ッケージ中のリードとチップとを電気的に接続するボン
ディング工程において、そのＩＪ−ド線と電極とを再現
性よくボンディングを行なうためである。また、従来の
半導体装置では半導体製造工程の評価のため、主要チッ
プとは別に製造工程の評価用チップを用意しなければな
らず、そのため主要チ、ノブの採れ数が減少するため、
結果的にコスト増加を引きおこす欠点がある。
本発明は、これらの欠点を改良するものであり、主要チ
ップを有効に活用し、かつ電極の数を増加させることな
しに半導体製造面の評価をも可能にした半導体装置を提
供するものである。
問題点を解決するための手段 本発明は、チップ上に形成した論理回路等のパターンを
ボンディングパッドに電極配線を行なった構成において
、各ボンディングパッド間で、スクライブラインの間の
領域に、抵抗、単体トランジスタなどの製造プロセス評
価用のパターンを設置し、且つこの評価パターン電極を
上記ボンディングパッドで兼用した構成の半導体装置で
あり、且つ、拡散抵抗への配線の一部を細くくびれ形成
させることにより、評価後に溶断可能な構成となし得る
。
作　　用 本発明によると、評価用パターンを実際に使用する本来
のパターンとボンディングパッドと共用させるが、チッ
プ上の論理回路の入出力端子等を適当に選ぶことにより
、ボンディングパッドからみたインピーダンスが大きい
ため、外部の評価パターンをモニターとして電気的評価
に使用しても内部回路に電気的破壊などの影響を与える
ことがないよう構成されるものとする。また、評価後は
、評価パターンへの配線の一部を溶断せしめるため、そ
の後、集積回路素子を使用する際になんら影響を及ぼす
ものではない。
実施例 第１図は、本発明による一実施例であり、半導体基板１
１上に、本来使用する論理回路等のパターン配列を行な
う領域１７にボンディングパッド１３〜１６が形成され
、このポンプイングツくラド間及びスクライブライン１
２間の領域に、例えば抵抗１８．１９がそれぞれボンデ
ィングパッド１３と１４．１５と１６簡に形成された例
である。図において、パターン配列１７中に一例として
、ボンディングパッド１３から入力配線２３を経てＮＡ
ＮＤ２０に接続され、その出力をＭＯＳインバータ２１
．２２のゲートに入力されその出力側２４をボンディン
グパッド１４に接続した例である。
本発明によると、ボンディングパッド１３からみたＮＡ
ＮＤ入力のインピーダンスは大きく、且つ、製造工程中
、又は、パッケージ封止後においても、電源端子等を加
えたとしても、１３．１４のボンディングパッド間のイ
ンピーダンスはきわめて大である。従って製造工程上に
形成された拡散抵抗等の値が小さいため測定可能である
。
また、測定評価後は、不要であるので電気的に切りはな
す必要がある。それには、例えば、ボンディングパッド
１３と抵抗１８間の配線の一部を細く形成しておけばよ
い。例えば通常ＡＩ＜アルミ）配線の幅を３μｍで形成
しておき、一部１μｍ程度に形成しておけば、測定時以
上の大きい電圧を加えることにより溶断可能である。こ
れにより、主要チップパターンに影響を与えることはな
い。
発明の効果 本発明によると、半導体基板上に主要パターンと評価用
パターンなどチップの大きさを変えることなく、しかも
電気的機能を損なうことなく、素子としての本来の使用
および評価の両方の実施をすることが可能である。
【図面の簡単な説明】
第１図は本発明の一実施例の半導体装置を示す図、第２
図は従来例の半導体装置を示す図である。 １１・・・・・・半導体基板（チップ）、１２・・・・
・・スクライブライン、１３，１４，１５．１６・・・
・・ボンディングパッド、１７・・・・・半導体基板の
主要パターン領域、１８．１９・・・・・プロセス評価
用パターン、２０・・・・・・ＮＡＮＤ、２１．２２・
・・・・・ＭＯＳ）ランジスタ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基板上に形成する複数個のボンディングパ
    ッド相互間、且つ、主要パターン配列とスクライブライ
    ン間の領域に、該評価用パターンを形成したことを特徴
    とする半導体装置。
  2. （２）ボンディングパッドと評価用パターンとの配線間
    を、一部細く形成して溶断可能になしたことを特徴とす
    る特許請求の範囲第１項記載の半導体装置。
JP645685A 1985-01-17 1985-01-17 半導体装置 Pending JPS61166055A (ja)

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JPS61166055A true JPS61166055A (ja) 1986-07-26

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