JPH02199850A - ゲートアレイ半導体集積回路 - Google Patents
ゲートアレイ半導体集積回路Info
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- JPH02199850A JPH02199850A JP1996789A JP1996789A JPH02199850A JP H02199850 A JPH02199850 A JP H02199850A JP 1996789 A JP1996789 A JP 1996789A JP 1996789 A JP1996789 A JP 1996789A JP H02199850 A JPH02199850 A JP H02199850A
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- Japan
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- potential
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- highest
- power supply
- gate
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- 239000000758 substrate Substances 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 13
- 238000000034 method Methods 0.000 abstract description 4
- 239000000463 material Substances 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明はゲートアレイ半導体集積回路に関し、特に、0
MO3)ランジスタによるゲートアレイ集積回路におい
て、一部の内部トランジスタのゲート端子を最高乃至最
低電位へ容易にクランプすることができるようにしたゲ
ートアレイ集積回路に関する。
MO3)ランジスタによるゲートアレイ集積回路におい
て、一部の内部トランジスタのゲート端子を最高乃至最
低電位へ容易にクランプすることができるようにしたゲ
ートアレイ集積回路に関する。
[従来の技術]
従来、0MO8)ランジスタのゲートアレイ集積回路に
おいては、ファンクションブロックの入力端子を最高あ
るいは最低電位にクランプする必要が生じた時は、その
入力端子を単位セルを用いた電圧クランプ用ファンクシ
ョンブロックに接続することによりこれを実現してきた
。
おいては、ファンクションブロックの入力端子を最高あ
るいは最低電位にクランプする必要が生じた時は、その
入力端子を単位セルを用いた電圧クランプ用ファンクシ
ョンブロックに接続することによりこれを実現してきた
。
この種従来の電圧クランプ用ファンクションブロックを
第5図(a)、(b)に示す、第5図(a)は、その平
面図であり、第5図(b)は、第5図(a)の等価回路
図である。第5図(a)に示されるように、基本セルは
、p導電型拡散領域12a、n導電型拡散領域12bお
よびポリシリコンによって形成されたゲート電極13に
よって構成されている。そして、p導電型拡散領域12
aは、高電位側電源配線7と、また、n導電型拡散領域
12bは、低電位側電源配線10と、それぞれ、コンタ
クト14を介して接続されている。
第5図(a)、(b)に示す、第5図(a)は、その平
面図であり、第5図(b)は、第5図(a)の等価回路
図である。第5図(a)に示されるように、基本セルは
、p導電型拡散領域12a、n導電型拡散領域12bお
よびポリシリコンによって形成されたゲート電極13に
よって構成されている。そして、p導電型拡散領域12
aは、高電位側電源配線7と、また、n導電型拡散領域
12bは、低電位側電源配線10と、それぞれ、コンタ
クト14を介して接続されている。
また、ゲート電極13は、p導電型拡散領域12aまた
はn導電型拡散領域12bとコンタクト14およびAi
配線15を介して接続されており、そして、このゲート
電極13は、A1配線15を介してクランプする必要の
ある他の基本セルのゲート電極と接続される。このよう
な構成を採用することにより、クランプすることを要す
るゲート電極は、ゲート電f!13および拡散領域12
a乃至12bを介して電源配線7乃至10と接続される
ことになるが、ゲート電極と拡散領域とでは、ゲート電
極の方がはるかに大きな抵抗値を有しているので、クラ
ンプされるゲート電極は実質的にはゲート電極1本分の
抵抗を介して電源にクランプされることになる。
はn導電型拡散領域12bとコンタクト14およびAi
配線15を介して接続されており、そして、このゲート
電極13は、A1配線15を介してクランプする必要の
ある他の基本セルのゲート電極と接続される。このよう
な構成を採用することにより、クランプすることを要す
るゲート電極は、ゲート電f!13および拡散領域12
a乃至12bを介して電源配線7乃至10と接続される
ことになるが、ゲート電極と拡散領域とでは、ゲート電
極の方がはるかに大きな抵抗値を有しているので、クラ
ンプされるゲート電極は実質的にはゲート電極1本分の
抵抗を介して電源にクランプされることになる。
この電圧クランプ用ファンクションブロックの等価回路
図は、第5図(b)に示すとおりであって、ここで、抵
抗素子17はゲート電8i13によって形成されたもの
である。
図は、第5図(b)に示すとおりであって、ここで、抵
抗素子17はゲート電8i13によって形成されたもの
である。
このようにクランプすること要するゲート電極を直接電
源配線と接続することなく、抵抗素子を介して接続する
のは次の理由による。
源配線と接続することなく、抵抗素子を介して接続する
のは次の理由による。
すなわち、MOSトランジスタのゲート電極を直接最高
乃至最低電位電源配線に接続すると、この電源配線は、
通常、外部端子である電源ビンと直接接続されているの
で、当該ゲート電極は、外部に露出したビンと直接接続
された状態となる。
乃至最低電位電源配線に接続すると、この電源配線は、
通常、外部端子である電源ビンと直接接続されているの
で、当該ゲート電極は、外部に露出したビンと直接接続
された状態となる。
そのためMOS)ランジスタのゲート絶縁膜が静電気等
により破壊する恐れが生じる。
により破壊する恐れが生じる。
[発明が解決しようとする問題点]
上述した従来のゲートアレイの電圧クランプ手法は、基
本セルを1個使用して、これに配線を施すことにより電
圧クランプ用ファンクションブロックを実現するもので
あるので、上記ファンクションブロックは、他のマクロ
ブロックと同様に配置配線しなければならないものであ
る。したがって回路内にクランプすべき箇所が多くなる
ほど以下のような欠点が生じる。
本セルを1個使用して、これに配線を施すことにより電
圧クランプ用ファンクションブロックを実現するもので
あるので、上記ファンクションブロックは、他のマクロ
ブロックと同様に配置配線しなければならないものであ
る。したがって回路内にクランプすべき箇所が多くなる
ほど以下のような欠点が生じる。
■電圧クランプ用ファンクションブロックを個々に用い
ると、その分下地の単位セルを使用しなければならず、
本来のマクロブロックとして使用できるゲート数が低下
する。
ると、その分下地の単位セルを使用しなければならず、
本来のマクロブロックとして使用できるゲート数が低下
する。
■電圧クランプ用ファンクションブロックを削減するな
め多くのクランプされる入力端子をひとつの電圧クラン
プ用ファンクションブロックに接続させると、その分、
配線領域を使用しなけばならず、そのため本来のマクロ
ブロックの配線のための領域が減少する。
め多くのクランプされる入力端子をひとつの電圧クラン
プ用ファンクションブロックに接続させると、その分、
配線領域を使用しなけばならず、そのため本来のマクロ
ブロックの配線のための領域が減少する。
[問題点を解決するための手段]
本発明によるゲートアレイ半導体集積回路は、半導体基
板内にマトリクス状に配列された複数の基本セルと、各
基本セル領域内に配置された高電位側および低電位側電
源配線と、各基本セル領域内に配置された最高電位およ
び最低電位クランプ用配線とを具備するゲートアレイ半
導体集積回路において、前記最高電位および最低電位ク
ランプ用配線はそれぞれ高インピーダンス素子を介して
電源用パッドに接続されている。
板内にマトリクス状に配列された複数の基本セルと、各
基本セル領域内に配置された高電位側および低電位側電
源配線と、各基本セル領域内に配置された最高電位およ
び最低電位クランプ用配線とを具備するゲートアレイ半
導体集積回路において、前記最高電位および最低電位ク
ランプ用配線はそれぞれ高インピーダンス素子を介して
電源用パッドに接続されている。
[実施例]
次に、本発明の実y1例について図面を参照して説明す
る。
る。
第1図は、本発明の一実施例を示す平面図である。同図
に示されるように、本実施例においては半導体基板1上
には、pチャネルMOSトランジスタとnチャネルMO
Sトランジスタの対からなる基本セルをアレイ状に配置
した基本セル列領域2と配線領域3とが交互に並べられ
ている。半導体基板1の周辺部には、入出力用パッド4
が配置され、さらに、最高電位電源パッド5と最低電位
電源パッド6とが設けられている。
に示されるように、本実施例においては半導体基板1上
には、pチャネルMOSトランジスタとnチャネルMO
Sトランジスタの対からなる基本セルをアレイ状に配置
した基本セル列領域2と配線領域3とが交互に並べられ
ている。半導体基板1の周辺部には、入出力用パッド4
が配置され、さらに、最高電位電源パッド5と最低電位
電源パッド6とが設けられている。
最高電位電源バッド5には、低抵抗の配線材料(例えば
、Aρ)により形成され基本セル列領域2を貫通して配
置された高電位側電源配線7が接続され、さらに、単位
ゲートセル列領域2を貫通しかつ高電位側電源配線7と
並行に配置された最高電位クランプ用配線9がその抵抗
値が数にΩの拡散抵抗素子8を介して接続されている。
、Aρ)により形成され基本セル列領域2を貫通して配
置された高電位側電源配線7が接続され、さらに、単位
ゲートセル列領域2を貫通しかつ高電位側電源配線7と
並行に配置された最高電位クランプ用配線9がその抵抗
値が数にΩの拡散抵抗素子8を介して接続されている。
同様に、最低電位電源パッド6には、低抵抗配線材料に
より形成され基本セル列領域2を貫通するように配置さ
れた低電位側電源配線10が接続され、さらに、基本単
位セル列領域2を貫通しかつ低電位側電源配線10と並
行に形成された最低、電位クランプ用配線11がその抵
抗値が数にΩ程度の拡散抵抗素子8を介して接続されて
いる。ここで、クランプ用配!19.11は、基本セル
を構成するゲート電極と同時に、ポリシリコンによって
形成されたものである。
より形成され基本セル列領域2を貫通するように配置さ
れた低電位側電源配線10が接続され、さらに、基本単
位セル列領域2を貫通しかつ低電位側電源配線10と並
行に形成された最低、電位クランプ用配線11がその抵
抗値が数にΩ程度の拡散抵抗素子8を介して接続されて
いる。ここで、クランプ用配!19.11は、基本セル
を構成するゲート電極と同時に、ポリシリコンによって
形成されたものである。
第2図は、本実施例の配線形成工程前の基本セル付近を
示した部分平面図である。拡散層領域12a、12bと
ポリシリコンにより形成されたゲート電極13とによっ
てpチャネルおよびnチャネルトランジスタが形成され
ている。そして、それぞれのトランジスタ形成領域を横
切るように電源配線領域7a、10aが設けられており
、ここに配線工程によってAIなどの低抵抗配線が形成
される。基本セルの上下端にはポリシリコンにて形成さ
れた最高電位クランプ用配線9、最低電位クランプ用配
線11が設けられており、この配線は、前述したように
、抵抗素子を介して最高あるいは最低電位パッドに接続
される。
示した部分平面図である。拡散層領域12a、12bと
ポリシリコンにより形成されたゲート電極13とによっ
てpチャネルおよびnチャネルトランジスタが形成され
ている。そして、それぞれのトランジスタ形成領域を横
切るように電源配線領域7a、10aが設けられており
、ここに配線工程によってAIなどの低抵抗配線が形成
される。基本セルの上下端にはポリシリコンにて形成さ
れた最高電位クランプ用配線9、最低電位クランプ用配
線11が設けられており、この配線は、前述したように
、抵抗素子を介して最高あるいは最低電位パッドに接続
される。
次に、第3図(a)〜(c)を参照して、第2図に示さ
れた基本セルに対する具体的配線例について説明する。
れた基本セルに対する具体的配線例について説明する。
第3図(a)は、2人力NANDゲートの一方の入力端
子をハイレベルすなわち最高電位にクランプしたファン
クションブロックの平面図であり、第3図(b)、(c
)は、それぞれ、第3図(a)の等価回路図と論理シン
ボル図である。第3図(a)において左側のpチャネル
およびnチャネルMOS)ランジスタをそれぞれ第1の
pチャネルおよび第1のnチャネルMOSトランジスタ
とし、右側のトランジスタをそれぞれ第2のpチャネル
および第2のnチャネルMOSトランジスタとする。ま
た、第1のpチャネルおよび第1のnチャネルMOS)
ランジスタのゲート電極どうしと第2のpチャネルおよ
び第2のnチャネルMOSトランジスタのゲート電極ど
うしとはそれぞれAg配線15によって接続されている
が、これらのゲート電極の接続体を、それぞれ、第1お
よび第2の入力端子とする。第1の入力端子はA1配線
16によって最高電位クランプ用配線9に接続され、ま
た、第2の入力端子はAg配線15を介して他の論理ブ
ロック(図示なし)の出力端子へ接続されている。また
、第1および第2のpチャネルMO8)ランジスタのソ
ース領域は高電位側電源配線7と、そして、第1のnチ
ャネルMOS)ランジスタのソース領域は、低電位側電
源配線10と接続されている。また、第1および第2の
pチャネルMosトランジスタのドレイン領域と第2の
nチャネルMOS)ランジスタのトレイン領域とはA1
配線15によって播溝され、そしてこの、l配線15は
この論理ブロックの出力端子となっている。
子をハイレベルすなわち最高電位にクランプしたファン
クションブロックの平面図であり、第3図(b)、(c
)は、それぞれ、第3図(a)の等価回路図と論理シン
ボル図である。第3図(a)において左側のpチャネル
およびnチャネルMOS)ランジスタをそれぞれ第1の
pチャネルおよび第1のnチャネルMOSトランジスタ
とし、右側のトランジスタをそれぞれ第2のpチャネル
および第2のnチャネルMOSトランジスタとする。ま
た、第1のpチャネルおよび第1のnチャネルMOS)
ランジスタのゲート電極どうしと第2のpチャネルおよ
び第2のnチャネルMOSトランジスタのゲート電極ど
うしとはそれぞれAg配線15によって接続されている
が、これらのゲート電極の接続体を、それぞれ、第1お
よび第2の入力端子とする。第1の入力端子はA1配線
16によって最高電位クランプ用配線9に接続され、ま
た、第2の入力端子はAg配線15を介して他の論理ブ
ロック(図示なし)の出力端子へ接続されている。また
、第1および第2のpチャネルMO8)ランジスタのソ
ース領域は高電位側電源配線7と、そして、第1のnチ
ャネルMOS)ランジスタのソース領域は、低電位側電
源配線10と接続されている。また、第1および第2の
pチャネルMosトランジスタのドレイン領域と第2の
nチャネルMOS)ランジスタのトレイン領域とはA1
配線15によって播溝され、そしてこの、l配線15は
この論理ブロックの出力端子となっている。
ところで、この論理ブロックにおいて、第1のpチャネ
ルおよび第1のnチャネルMOS)ランジスタのゲート
電極は、最高電位クランプ用配線9と接続されているが
、このクランプ用配線9は第1図に示すように高インピ
ーダンスの拡散抵抗素子8を介して電源バッド5と接続
されているので、ゲート部の耐破壊強度は従来例と同程
度あるいはそれ以上のものとなる。また、この論理ブロ
ックは、通常の2人力NAND回路と全く同一面積を使
用して実現できるものであるので、このブロックを通常
の2人力NAND回路に変更することは、Af配線16
の変更のみによって極めて容易に達成することができる
。さらに、このブロックを1人力を最低電位にクランプ
する2人力NORゲートにあるいは通常の2人力NOR
ゲートに変更することも、AJ配線の変更のみによって
簡単に実現できる。
ルおよび第1のnチャネルMOS)ランジスタのゲート
電極は、最高電位クランプ用配線9と接続されているが
、このクランプ用配線9は第1図に示すように高インピ
ーダンスの拡散抵抗素子8を介して電源バッド5と接続
されているので、ゲート部の耐破壊強度は従来例と同程
度あるいはそれ以上のものとなる。また、この論理ブロ
ックは、通常の2人力NAND回路と全く同一面積を使
用して実現できるものであるので、このブロックを通常
の2人力NAND回路に変更することは、Af配線16
の変更のみによって極めて容易に達成することができる
。さらに、このブロックを1人力を最低電位にクランプ
する2人力NORゲートにあるいは通常の2人力NOR
ゲートに変更することも、AJ配線の変更のみによって
簡単に実現できる。
次に、第4図を参照して本発明の他の実施例について説
明する。第4図は、この実施例を示す平面図であって、
この実施例では、先の実施例で用いられた抵抗素子を用
いることなく、代わりに最高電位および最低電位クラン
プ用配線9a、11aをノンドープのポリシリコンとし
ている。この実施例では、抵抗素子を省略してもゲート
電極とパッドとの間に高インピーダンスを介在せしめて
ゲート電極を最高乃至最低電位にクランプすることがで
きる。
明する。第4図は、この実施例を示す平面図であって、
この実施例では、先の実施例で用いられた抵抗素子を用
いることなく、代わりに最高電位および最低電位クラン
プ用配線9a、11aをノンドープのポリシリコンとし
ている。この実施例では、抵抗素子を省略してもゲート
電極とパッドとの間に高インピーダンスを介在せしめて
ゲート電極を最高乃至最低電位にクランプすることがで
きる。
なお、以上の実施例では、全ての基本セル列領域に最高
および最低電位クランプ用配線を通過せしめるものであ
ったが、これを変更して一部のセル列領域のみにクラン
プ用配線を通過せしめるようにしてもよい、また、一部
のセル領域には、最高電位クランプ用配線のみをまた他
の一部のセル列領域には最低電位クランプ用配線のみを
通過せしめるようにしてもよい。
および最低電位クランプ用配線を通過せしめるものであ
ったが、これを変更して一部のセル列領域のみにクラン
プ用配線を通過せしめるようにしてもよい、また、一部
のセル領域には、最高電位クランプ用配線のみをまた他
の一部のセル列領域には最低電位クランプ用配線のみを
通過せしめるようにしてもよい。
[発明の効果コ
以上説明したように、本発明は、基本セル内に高電位側
および低電位側電源配線のほかに高インピーダンス素子
を介して電源パッドと接続される最高電位および最低電
位クランプ用配線を通過せしめるものであるので、以下
の効果を奏することができる。
および低電位側電源配線のほかに高インピーダンス素子
を介して電源パッドと接続される最高電位および最低電
位クランプ用配線を通過せしめるものであるので、以下
の効果を奏することができる。
■ファンクションブロックの入力端子を最高乃至最低電
位にクランプする必要が生じた場合には、基本セル内に
配置されたクランプ用配線に入力端子(ゲート電極)を
接続するだけで済むので、基本セルを用いて電圧クラン
プ用ファンクションブロックを構成する必要がなくなる
。
位にクランプする必要が生じた場合には、基本セル内に
配置されたクランプ用配線に入力端子(ゲート電極)を
接続するだけで済むので、基本セルを用いて電圧クラン
プ用ファンクションブロックを構成する必要がなくなる
。
したがって、基本セルを論理回路を構成するためのみに
使用することができセルの効率的使用とチップの大規模
集積化が可能となる。
使用することができセルの効率的使用とチップの大規模
集積化が可能となる。
■クランプすべき入力端子を有するファンクションブロ
ックとクランプ用ファンクションブロックとの間の配線
を削減することができるので配線領域の効率的使用が可
能となる。
ックとクランプ用ファンクションブロックとの間の配線
を削減することができるので配線領域の効率的使用が可
能となる。
■クランプされた入力端子を有するファンクションブロ
ックを通常のファンクションブロックに、あるいは通常
のファンクションブロックをクランプされた入力端子を
有するファンクションブロックに変更する場合に、単に
A1配線の一部を変更するだけで済むので極めて容易で
ある。さらに、前者の場合、従来例のようにクランプ用
ファンクションブロックを無駄にすることがなくなり、
また、後者の場合クランプ用ファンクションブロックを
構成するための基本セルを都合する必要がなくなる。す
なわち、この種ファンクションブロックの機能の変更に
際しその配置を変更する必要はなくなる。
ックを通常のファンクションブロックに、あるいは通常
のファンクションブロックをクランプされた入力端子を
有するファンクションブロックに変更する場合に、単に
A1配線の一部を変更するだけで済むので極めて容易で
ある。さらに、前者の場合、従来例のようにクランプ用
ファンクションブロックを無駄にすることがなくなり、
また、後者の場合クランプ用ファンクションブロックを
構成するための基本セルを都合する必要がなくなる。す
なわち、この種ファンクションブロックの機能の変更に
際しその配置を変更する必要はなくなる。
■従来例では、クランプされる入力端子と電源パッドと
の間に挿入されるインピーダンスはゲート電極1本分に
固定されているので、十分の保護機能が達成されない場
合があるが、本発明では、適切に抵抗値を選定すること
ができるので保護機能を確実なものとすることができる
。
の間に挿入されるインピーダンスはゲート電極1本分に
固定されているので、十分の保護機能が達成されない場
合があるが、本発明では、適切に抵抗値を選定すること
ができるので保護機能を確実なものとすることができる
。
8・・・拡散抵抗素子、 9.9a・・・最高電位クラ
ンプ用配線、 10・・・低電位側電源配線、 10
a・・・電源配線領域、 11、lla・・・最低電位
クランプ用配線、 12a・・・p導電型拡散領域、
1゜2b・・・n導電型拡散領域、 13・・・ゲート
電極、14・・・コンタクト、 15.16・・・A
ρ配線、17・・・抵抗素子。
ンプ用配線、 10・・・低電位側電源配線、 10
a・・・電源配線領域、 11、lla・・・最低電位
クランプ用配線、 12a・・・p導電型拡散領域、
1゜2b・・・n導電型拡散領域、 13・・・ゲート
電極、14・・・コンタクト、 15.16・・・A
ρ配線、17・・・抵抗素子。
第1図および第4図は、それぞれ、本発明の実施例を示
す平面図、第2図、第3図(a)は、それぞれ、Ai配
線布線前、布線後の状態を示す第1図の部分拡大図、第
3図(b)、(c)は、それぞれ、第3図(a)の等価
回路図と論理シンボル図、第5図(a)は、従来例を示
す平面図、第5図(b)は、その等価回路図である。
す平面図、第2図、第3図(a)は、それぞれ、Ai配
線布線前、布線後の状態を示す第1図の部分拡大図、第
3図(b)、(c)は、それぞれ、第3図(a)の等価
回路図と論理シンボル図、第5図(a)は、従来例を示
す平面図、第5図(b)は、その等価回路図である。
Claims (1)
- 半導体基板内にマトリクス状に配列された複数の基本セ
ルと、各基本セル領域内に配置された高電位側および低
電位側電源配線と、各基本セル領域内に配置された最高
電位および最低電位クランプ用配線とを具備するゲート
アレイ半導体集積回路において、前記最高電位および最
低電位クランプ用配線はそれぞれ高インピーダンス素子
を介して電源用パッドに接続されていることを特徴とす
るゲートアレイ半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1996789A JPH02199850A (ja) | 1989-01-30 | 1989-01-30 | ゲートアレイ半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1996789A JPH02199850A (ja) | 1989-01-30 | 1989-01-30 | ゲートアレイ半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02199850A true JPH02199850A (ja) | 1990-08-08 |
Family
ID=12013961
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1996789A Pending JPH02199850A (ja) | 1989-01-30 | 1989-01-30 | ゲートアレイ半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02199850A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6118305A (en) * | 1996-09-12 | 2000-09-12 | Nec Corporation | Semiconductor integrated circuit capable of preventing breakdown of a gate oxide film |
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- 1989-01-30 JP JP1996789A patent/JPH02199850A/ja active Pending
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