JPH02199850A - ゲートアレイ半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はゲートアレイ半導体集積回路に関し、特に、０
ＭＯ３）ランジスタによるゲートアレイ集積回路におい
て、一部の内部トランジスタのゲート端子を最高乃至最
低電位へ容易にクランプすることができるようにしたゲ
ートアレイ集積回路に関する。

［従来の技術］ 従来、０ＭＯ８）ランジスタのゲートアレイ集積回路に
おいては、ファンクションブロックの入力端子を最高あ
るいは最低電位にクランプする必要が生じた時は、その
入力端子を単位セルを用いた電圧クランプ用ファンクシ
ョンブロックに接続することによりこれを実現してきた
。

この種従来の電圧クランプ用ファンクションブロックを
第５図（ａ）、（ｂ）に示す、第５図（ａ）は、その平
面図であり、第５図（ｂ）は、第５図（ａ）の等価回路
図である。第５図（ａ）に示されるように、基本セルは
、ｐ導電型拡散領域１２ａ、ｎ導電型拡散領域１２ｂお
よびポリシリコンによって形成されたゲート電極１３に
よって構成されている。そして、ｐ導電型拡散領域１２
ａは、高電位側電源配線７と、また、ｎ導電型拡散領域
１２ｂは、低電位側電源配線１０と、それぞれ、コンタ
クト１４を介して接続されている。

また、ゲート電極１３は、ｐ導電型拡散領域１２ａまた
はｎ導電型拡散領域１２ｂとコンタクト１４およびＡｉ
配線１５を介して接続されており、そして、このゲート
電極１３は、Ａ１配線１５を介してクランプする必要の
ある他の基本セルのゲート電極と接続される。このよう
な構成を採用することにより、クランプすることを要す
るゲート電極は、ゲート電ｆ！１３および拡散領域１２
ａ乃至１２ｂを介して電源配線７乃至１０と接続される
ことになるが、ゲート電極と拡散領域とでは、ゲート電
極の方がはるかに大きな抵抗値を有しているので、クラ
ンプされるゲート電極は実質的にはゲート電極１本分の
抵抗を介して電源にクランプされることになる。

この電圧クランプ用ファンクションブロックの等価回路
図は、第５図（ｂ）に示すとおりであって、ここで、抵
抗素子１７はゲート電８ｉ１３によって形成されたもの
である。

このようにクランプすること要するゲート電極を直接電
源配線と接続することなく、抵抗素子を介して接続する
のは次の理由による。

すなわち、ＭＯＳトランジスタのゲート電極を直接最高
乃至最低電位電源配線に接続すると、この電源配線は、
通常、外部端子である電源ビンと直接接続されているの
で、当該ゲート電極は、外部に露出したビンと直接接続
された状態となる。

そのためＭＯＳ）ランジスタのゲート絶縁膜が静電気等
により破壊する恐れが生じる。

［発明が解決しようとする問題点］ 上述した従来のゲートアレイの電圧クランプ手法は、基
本セルを１個使用して、これに配線を施すことにより電
圧クランプ用ファンクションブロックを実現するもので
あるので、上記ファンクションブロックは、他のマクロ
ブロックと同様に配置配線しなければならないものであ
る。したがって回路内にクランプすべき箇所が多くなる
ほど以下のような欠点が生じる。

■電圧クランプ用ファンクションブロックを個々に用い
ると、その分下地の単位セルを使用しなければならず、
本来のマクロブロックとして使用できるゲート数が低下
する。

■電圧クランプ用ファンクションブロックを削減するな
め多くのクランプされる入力端子をひとつの電圧クラン
プ用ファンクションブロックに接続させると、その分、
配線領域を使用しなけばならず、そのため本来のマクロ
ブロックの配線のための領域が減少する。

［問題点を解決するための手段］ 本発明によるゲートアレイ半導体集積回路は、半導体基
板内にマトリクス状に配列された複数の基本セルと、各
基本セル領域内に配置された高電位側および低電位側電
源配線と、各基本セル領域内に配置された最高電位およ
び最低電位クランプ用配線とを具備するゲートアレイ半
導体集積回路において、前記最高電位および最低電位ク
ランプ用配線はそれぞれ高インピーダンス素子を介して
電源用パッドに接続されている。

［実施例］ 次に、本発明の実ｙ１例について図面を参照して説明す
る。

第１図は、本発明の一実施例を示す平面図である。同図
に示されるように、本実施例においては半導体基板１上
には、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯ
Ｓトランジスタの対からなる基本セルをアレイ状に配置
した基本セル列領域２と配線領域３とが交互に並べられ
ている。半導体基板１の周辺部には、入出力用パッド４
が配置され、さらに、最高電位電源パッド５と最低電位
電源パッド６とが設けられている。

最高電位電源バッド５には、低抵抗の配線材料（例えば
、Ａρ）により形成され基本セル列領域２を貫通して配
置された高電位側電源配線７が接続され、さらに、単位
ゲートセル列領域２を貫通しかつ高電位側電源配線７と
並行に配置された最高電位クランプ用配線９がその抵抗
値が数にΩの拡散抵抗素子８を介して接続されている。

同様に、最低電位電源パッド６には、低抵抗配線材料に
より形成され基本セル列領域２を貫通するように配置さ
れた低電位側電源配線１０が接続され、さらに、基本単
位セル列領域２を貫通しかつ低電位側電源配線１０と並
行に形成された最低、電位クランプ用配線１１がその抵
抗値が数にΩ程度の拡散抵抗素子８を介して接続されて
いる。ここで、クランプ用配！１９．１１は、基本セル
を構成するゲート電極と同時に、ポリシリコンによって
形成されたものである。

第２図は、本実施例の配線形成工程前の基本セル付近を
示した部分平面図である。拡散層領域１２ａ、１２ｂと
ポリシリコンにより形成されたゲート電極１３とによっ
てｐチャネルおよびｎチャネルトランジスタが形成され
ている。そして、それぞれのトランジスタ形成領域を横
切るように電源配線領域７ａ、１０ａが設けられており
、ここに配線工程によってＡＩなどの低抵抗配線が形成
される。基本セルの上下端にはポリシリコンにて形成さ
れた最高電位クランプ用配線９、最低電位クランプ用配
線１１が設けられており、この配線は、前述したように
、抵抗素子を介して最高あるいは最低電位パッドに接続
される。

次に、第３図（ａ）〜（ｃ）を参照して、第２図に示さ
れた基本セルに対する具体的配線例について説明する。

第３図（ａ）は、２人力ＮＡＮＤゲートの一方の入力端
子をハイレベルすなわち最高電位にクランプしたファン
クションブロックの平面図であり、第３図（ｂ）、（ｃ
）は、それぞれ、第３図（ａ）の等価回路図と論理シン
ボル図である。第３図（ａ）において左側のｐチャネル
およびｎチャネルＭＯＳ）ランジスタをそれぞれ第１の
ｐチャネルおよび第１のｎチャネルＭＯＳトランジスタ
とし、右側のトランジスタをそれぞれ第２のｐチャネル
および第２のｎチャネルＭＯＳトランジスタとする。ま
た、第１のｐチャネルおよび第１のｎチャネルＭＯＳ）
ランジスタのゲート電極どうしと第２のｐチャネルおよ
び第２のｎチャネルＭＯＳトランジスタのゲート電極ど
うしとはそれぞれＡｇ配線１５によって接続されている
が、これらのゲート電極の接続体を、それぞれ、第１お
よび第２の入力端子とする。第１の入力端子はＡ１配線
１６によって最高電位クランプ用配線９に接続され、ま
た、第２の入力端子はＡｇ配線１５を介して他の論理ブ
ロック（図示なし）の出力端子へ接続されている。また
、第１および第２のｐチャネルＭＯ８）ランジスタのソ
ース領域は高電位側電源配線７と、そして、第１のｎチ
ャネルＭＯＳ）ランジスタのソース領域は、低電位側電
源配線１０と接続されている。また、第１および第２の
ｐチャネルＭｏｓトランジスタのドレイン領域と第２の
ｎチャネルＭＯＳ）ランジスタのトレイン領域とはＡ１
配線１５によって播溝され、そしてこの、ｌ配線１５は
この論理ブロックの出力端子となっている。

ところで、この論理ブロックにおいて、第１のｐチャネ
ルおよび第１のｎチャネルＭＯＳ）ランジスタのゲート
電極は、最高電位クランプ用配線９と接続されているが
、このクランプ用配線９は第１図に示すように高インピ
ーダンスの拡散抵抗素子８を介して電源バッド５と接続
されているので、ゲート部の耐破壊強度は従来例と同程
度あるいはそれ以上のものとなる。また、この論理ブロ
ックは、通常の２人力ＮＡＮＤ回路と全く同一面積を使
用して実現できるものであるので、このブロックを通常
の２人力ＮＡＮＤ回路に変更することは、Ａｆ配線１６
の変更のみによって極めて容易に達成することができる
。さらに、このブロックを１人力を最低電位にクランプ
する２人力ＮＯＲゲートにあるいは通常の２人力ＮＯＲ
ゲートに変更することも、ＡＪ配線の変更のみによって
簡単に実現できる。

次に、第４図を参照して本発明の他の実施例について説
明する。第４図は、この実施例を示す平面図であって、
この実施例では、先の実施例で用いられた抵抗素子を用
いることなく、代わりに最高電位および最低電位クラン
プ用配線９ａ、１１ａをノンドープのポリシリコンとし
ている。この実施例では、抵抗素子を省略してもゲート
電極とパッドとの間に高インピーダンスを介在せしめて
ゲート電極を最高乃至最低電位にクランプすることがで
きる。

なお、以上の実施例では、全ての基本セル列領域に最高
および最低電位クランプ用配線を通過せしめるものであ
ったが、これを変更して一部のセル列領域のみにクラン
プ用配線を通過せしめるようにしてもよい、また、一部
のセル領域には、最高電位クランプ用配線のみをまた他
の一部のセル列領域には最低電位クランプ用配線のみを
通過せしめるようにしてもよい。

［発明の効果コ 以上説明したように、本発明は、基本セル内に高電位側
および低電位側電源配線のほかに高インピーダンス素子
を介して電源パッドと接続される最高電位および最低電
位クランプ用配線を通過せしめるものであるので、以下
の効果を奏することができる。

■ファンクションブロックの入力端子を最高乃至最低電
位にクランプする必要が生じた場合には、基本セル内に
配置されたクランプ用配線に入力端子（ゲート電極）を
接続するだけで済むので、基本セルを用いて電圧クラン
プ用ファンクションブロックを構成する必要がなくなる
。

したがって、基本セルを論理回路を構成するためのみに
使用することができセルの効率的使用とチップの大規模
集積化が可能となる。

■クランプすべき入力端子を有するファンクションブロ
ックとクランプ用ファンクションブロックとの間の配線
を削減することができるので配線領域の効率的使用が可
能となる。

■クランプされた入力端子を有するファンクションブロ
ックを通常のファンクションブロックに、あるいは通常
のファンクションブロックをクランプされた入力端子を
有するファンクションブロックに変更する場合に、単に
Ａ１配線の一部を変更するだけで済むので極めて容易で
ある。さらに、前者の場合、従来例のようにクランプ用
ファンクションブロックを無駄にすることがなくなり、
また、後者の場合クランプ用ファンクションブロックを
構成するための基本セルを都合する必要がなくなる。す
なわち、この種ファンクションブロックの機能の変更に
際しその配置を変更する必要はなくなる。

■従来例では、クランプされる入力端子と電源パッドと
の間に挿入されるインピーダンスはゲート電極１本分に
固定されているので、十分の保護機能が達成されない場
合があるが、本発明では、適切に抵抗値を選定すること
ができるので保護機能を確実なものとすることができる
。

８・・・拡散抵抗素子、　９．９ａ・・・最高電位クラ
ンプ用配線、　　１０・・・低電位側電源配線、　１０
ａ・・・電源配線領域、　１１、ｌｌａ・・・最低電位
クランプ用配線、　１２ａ・・・ｐ導電型拡散領域、　
１゜２ｂ・・・ｎ導電型拡散領域、　１３・・・ゲート
電極、１４・・・コンタクト、　　１５．１６・・・Ａ
ρ配線、１７・・・抵抗素子。

【図面の簡単な説明】

第１図および第４図は、それぞれ、本発明の実施例を示
す平面図、第２図、第３図（ａ）は、それぞれ、Ａｉ配
線布線前、布線後の状態を示す第１図の部分拡大図、第
３図（ｂ）、（ｃ）は、それぞれ、第３図（ａ）の等価
回路図と論理シンボル図、第５図（ａ）は、従来例を示
す平面図、第５図（ｂ）は、その等価回路図である。

Claims (1)

【特許請求の範囲】
1. 半導体基板内にマトリクス状に配列された複数の基本セ
   ルと、各基本セル領域内に配置された高電位側および低
   電位側電源配線と、各基本セル領域内に配置された最高
   電位および最低電位クランプ用配線とを具備するゲート
   アレイ半導体集積回路において、前記最高電位および最
   低電位クランプ用配線はそれぞれ高インピーダンス素子
   を介して電源用パッドに接続されていることを特徴とす
   るゲートアレイ半導体集積回路。