JP2009539204A - ダミーｓｒａｍセルのための方法および装置 - Google Patents

Abstract

ダミー・ビット線回路に用いられるダミーＳＲＡＭセルは標準的ＳＲＡＭセルに用いられるのと同じトランジスタを使用し、それは第１および第２のビット線出力回路として構成されたトランジスタの第１および第２のサブセットを含む。ダミーＳＲＡＭセルはトランジスタの同じ第１および第２のサブセットを含み、第１トランジスタは、標準的ＳＲＡＭセルの第１ビット線出力回路と実質的に同じ電気的特性を有するダミー・ビット線出力回路として構成される。さらに、第２トランジスタは、他の点ではダミーＳＲＡＭセル機能のために必要ではないが、ダミー・ビット線出力のための電圧連絡回路として再構成される。この目的のために第２トランジスタを使用すれば、ダミー・ビット線出力回路をダミー・ビット線のための負荷またはドライバとして構成するために電圧連絡回路を形成するために追加のトランジスタを付け加える必要が無くなる。

Description

［分野］
本開示は、一般的にはメモリに関し、特に、より一般的にはＳＲＡＭｓと称されるスタティック・ランダム・アクセス・メモリに関する。

［背景］
ＳＲＡＭｓは、特に小さなデバイス・ジオメトリを利用する高密度ＳＲＡＭｓは、一般的に、メモリ読み出しのために出力ドライブ能力を提供するためにセンスアンプを組み入れている。各センスアンプは、ＳＲＡＭアレイにおける相補的ビット線（ＢＬおよびＢＬ’）の対応する対の間の差動電圧を検出する。メモリ・アレイから正確に感知されたビット・データを出力する動作はセンスアンプの整定時間に依存し、それは幾つかのプロセス関連変数および環境変数に依存する。

例えば、各ＳＲＡＭセルの実効キャパシタンスと、ビット線に接続されているＳＲＡＭセル（行）の数とは、ビット線の充電時間および放電時間に影響を及ぼし、従ってセンスアンプを介して差動ビット線電圧を確実に感知するための整定時間に影響を及ぼす。セルのキャパシタンスはプロセスにおける変動（例えば、メタライゼーション層の幅の変動）とともに変動し、より一般的には、総合的な回路タイミングはプロセス、温度、および電圧の変動とともに変化する。

設計者は、幾つかの方法で読み出しタイミング変動に対処する。１つの在来のアプローチは、実際のＳＲＡＭアレイにおける変化を追跡する回路を介して読み出しクロック・タイミングを生成する。例えば、設計者は、実際のメモリ・アレイの一部分ではない付加的なＳＲＡＭセルがロードされる“ダミー”ビット線を実現することができる。実際のビット線と同じＳＲＡＭセルおよび設計ルールを用いることにより、ダミー・ビット線の充電／放電時間は実際のビット線のそれを比例的に追跡する。従って、読み出しクロック生成におけるダミー・ビット線の使用は、ＳＲＡＭアレイにおけるタイミング変化を自動的に補正する。

しかし、ダミー・ビット線の使用に或る不利な点がないわけではない。例えば、普通の現存するプロセス技術および開発中のプロセス技術は、トランジスタ・ゲート入力へのシステム電圧の直接接続を許さない。静電気損傷（ＥＳＤ）問題を含む、幾つかの問題は、この設計制約の因子である（factor into this design constraint）。

ダミー・ビット線を構成するためには或る数のＳＲＡＭセルをハイに連絡し、残りのものをローに連絡する必要があるので、この制約は問題となる。ＶＤＤ（電源）およびＶＳＳ（グランドまたは基準）への直接接続が設計ルールによって禁じられたならば、ダミー・ビット線上で標準的ＳＲＡＭセルの各々のために付加的な“連絡（tie）”構造が使用されなければならない。各連絡構造は一般にドレイン／ソース経路を介してＶＳＳまたはＶＤＤ接続を行うために２つのトランジスタを含み、該連絡構造による土地の対応する消費はかなりのものになり得る。

［開示の概要］
ＳＲＡＭ回路のダミー・ビット線で用いられるダミーＳＲＡＭセル（dummyＳＲＡＭ cell）は、ダミーＳＲＡＭセルをＳＲＡＭセルと同じトランジスタおよびレイアウトに基づかせることによって（実際の）ＳＲＡＭセルと実質的に同じビット線電気特性を示すようにされることができる。例えば、ＳＲＡＭセルからダミーＳＲＡＭセルを導出する１つの方法は、ＳＲＡＭセル内の第１トランジスタのための金属層結線を、該第１トランジスタがダミー・ビット線出力回路として動作するように再構成することと、ＳＲＡＭセル内の第２トランジスタのための金属層結線を、該第２トランジスタがダミー・ビット線出力回路のための電圧連絡回路（voltage tie circuit）として動作するように再構成することとを備える。

１つの構成では、ダミー・ビット線出力回路はビット線負荷として構成され、電圧連絡回路(voltage tie circuit)はダミー・ビット線出力回路の入力を（論理）ロー電圧結線（(logic) low voltage connection）に結合させるためのロー連絡回路(tie-low circuit)として構成される。他の１つの構成では、ダミー・ビット線出力回路はビット線ドライバとして構成され、電圧連絡回路はダミー・ビット線出力回路の入力を（論理）ハイ電圧結線((logic) high voltage connection)に結合させるためのハイ連絡回路(tie-high circuit)として構成される。このような構成変更は、標準的（機能）ＳＲＡＭセルにおいて用いられる第１および第２のトランジスタのためのメタライゼーション層結線を変更することによって行われることができる。

電子設計ライブラリの１つの実施態様は、ダミーＳＲＡＭセルのダミー・ビット線負荷およびドライバ構成を含む。より一般的には、電子ライブラリ中のダミーＳＲＡＭセルは、同じく該ライブラリにおいて定義されている機能ＳＲＡＭセル（functional ＳＲＡＭ cell）の改変されたバージョンを表す。ダミーＳＲＡＭセルは、機能的には、ＳＲＡＭセル内の同様の第１トランジスタに対応する第１トランジスタを用いて形成されたダミー・ビット線出力回路と、ダミー・ビット線出力回路の電圧入力を所望の電圧レベルに連絡するための電圧連絡回路とを備える。電圧連絡回路は、ＳＲＡＭセル内の同様の第２トランジスタに対応する第２トランジスタを用いて形成される。例えば、電圧連絡回路を形成するために使用される第２トランジスタはＳＲＡＭセル内の相補的ビット線出力を形成するために使用されるが、それはダミーＳＲＡＭセルにおいては不要である。

ダミーＳＲＡＭセルの一実施態様は、設計ライブラリ内で電子形に表されていても、あるいは集積回路において物理的に具体化されていても、ダミー・ビット線出力回路を形成する第１トランジスタと、ダミー・ビット線出力回路のための電圧連絡回路を形成する第２トランジスタとを備える。第１トランジスタは、機能ＳＲＡＭセルにおいて第１ビット線出力回路を形成する機能ＳＲＡＭセル内の同様の第１トランジスタに対応し、第２トランジスタは、機能ＳＲＡＭセルにおいて第２ビット線出力回路の少なくとも一部分を形成する機能ＳＲＡＭセル内の同様の第２トランジスタに対応する。

ＳＲＡＭ回路は、本書で教示されるダミーＳＲＡＭセルを用いて実現され得る。一実施態様では、ＳＲＡＭ回路は、データを格納するためのＳＲＡＭセルのアレイと、このＳＲＡＭセルのアレイへのアクセスを提供するための読み出し／書き込み回路と、この読み出し／書き込み回路と関連するタイミング信号生成のための１つ以上のダミー・ビット線回路とを備え、各ダミー・ビット線回路は、ダミー・ビット線と、このダミー・ビット線に結合された幾つかのダミーＳＲＡＭセルとを含む。

ＳＲＡＭ回路の一実施態様のブロック図である。 ビット線および対応するＳＲＡＭセルと、ダミー・ビット線および対応するダミーＳＲＡＭセルとの一実施態様のブロック図である。 ＳＲＡＭセルの一実施態様のブロック図である。 ＳＲＡＭセルの一実施態様のブロック図である。 ダミー・ビット線負荷として構成されたダミーＳＲＡＭセルの一実施態様のブロック図である。 ダミー・ビット線ドライバとして構成されたダミーＳＲＡＭセルの一実施態様のブロック図である。 ＳＲＡＭアレイおよび対応するダミー・ビット線回路の一実施態様のブロック図である。 電子設計ライブラリにおいてダミーＳＲＡＭセルを実現する方法の一実施態様の論理流れ図である。

［開示する実施例の記載］
図１は、ＳＲＡＭアレイ１２と、読み出し／書き込み回路１４と、本書で教示されるダミーＳＲＡＭセル方法および装置を用いて構成される１つ以上のダミー・ビット線回路１６とを含むＳＲＡＭ回路１０を示す。非限定的な例として、ＳＲＡＭ回路１０は、マイクロプロセッサ１８において組み込みメモリ回路を構成する。他の実施態様においては、ＳＲＡＭ回路１０は、ＦＰＧＡあるいは他の複雑なプログラマブル論理装置のような他のタイプの集積回路装置に組み込まれる。他の実施態様においては、ＳＲＡＭ回路１０は組み込まれない。

図１は、ＳＲＡＭアレイ１２とは別に、読み出し／書き込み回路１４と、より具体的にダミー・ビット線回路１６の実施態様とを示す。この機能図が議論を手助けする明瞭性を提供すること、また種々の要素が別様に実現され得ることが理解されるべきである。例えば、読み出し／書き込み回路１４とダミー・ビット線回路１６とはＳＲＡＭアレイ１２内に統合され得るが、これは複数のＳＲＡＭアレイ・ビット線と複数のＳＲＡＭセルとを含む。

図２は、ＳＲＡＭアレイ１２の一実施態様と、ＳＲＡＭアレイ１２に関連するダミー・ビット線の詳細とを示す。１列のＳＲＡＭセル２０は、第１および第２のビット線２４および２６を介してセンスアンプ２２に接続する。センスアンプ２２は、ビット線ＢＬおよびＢＬ’と称される相補的な第１および第２のビット線２４および２６の間に生じた差動電圧を“読み出す”。ビット線２４／２６の対によって対応するセンスアンプ２２にそれぞれ結合された複数のＳＲＡＭセル列をＳＲＡＭアレイ１２が持ち得ることが理解されるべきである。非限定的な例として、ＳＲＡＭアレイ１２は、６４列のＳＲＡＭセル２０に６４ビットのデジタル・ワードを格納するように構成される。

メモリ読み出し動作のためのセンスアンプ・クロッキングは、クロック生成回路２８により出力される１つ以上のクロック信号に依拠する。タイミング信号生成は、読み出しタイミングがＳＲＡＭアレイ１２におけるタイミング変化を追跡するように、１つ以上のダミー・ビット線回路１６に隷属させられる。

図２に描かれているように、ビット線回路１６の一実施態様は、ダミー・ビット線ドライバとダミー・ビット線負荷との混合物として構成されている複数のダミーＳＲＡＭセル３４（簡単のために２つが示されている）に結合されたダミー・ビット線３２を備える。特に、ダミー・ビット線３２の特性は実ビット線２４および２６と実質的に同じである。同様に、ダミーＳＲＡＭセル３４の電気的特性は、少なくともそれらのビット線出力特性に関して、実ＳＲＡＭセル２０と実質的に同じである。ダミーＳＲＡＭセル３４およびダミー・ビット線３２の特性をＳＲＡＭセル２０およびビット線２４／２６のそれと整合させることは、読み出しクロック・タイミング生成が、ＳＲＡＭアレイ１２に影響を及ぼすプロセス−温度−電圧（ＰＴＶ）変化を追跡することを可能にする。

１つ以上の実施態様において、ダミー・ビット線回路１６は、ダミー・ビット線タイミング遅延が調整され得るという意味において、“プログラマブル”である。より詳しくは、タイミング遅延調整は、ダミー・ビット書き込みラインのアサーションから、対応するダミー・ビット線３２の電圧がクロック生成回路２８のトリガ閾値より低くなるまでの時間遅延の制御を可能にする。その時間遅延は、ＳＲＡＭアレイ１２内の“通常の（regular）”書き込みラインのアサーションから、対応するＢＬ／ＢＬ’ラインが対応するセンスアンプ２２をトリガするレベルまで下がるまでのタイミング遅延と一致／を追跡（match/track the timing delay）するべきである。遅延タイミングがプログラマブルであることは、ダミーＳＲＡＭ回路がシリコン（または他の半導体材料）中に固定された後でも、ダミー・ビット線タイミング遅延調整を可能にする。

上記諸点に留意して、ダミーＳＲＡＭセル３４の整合およびスペース効率利益を理解することは、実際のＳＲＡＭアレイ１２において機能メモリ素子として使用される“通常の”または“標準的な”ＳＲＡＭセル２０をよりよく理解することから始まる。例えば、図３はＳＲＡＭセル２０の一実施態様についての詳細を示し、ここでそれは、バック・ツー・バック・インバータ４０および４２の対から構築されたビット記憶回路と、第１ビット線出力４４において第１ビット線ＢＬに結合する第１ビット線出力トランジスタＭ１と、第２ビット線出力４６において相補的な第２ビット線ＢＬ’に結合する第２ビット線出力トランジスタＭ２とを備える。（これらの出力が、ＳＲＡＭセル２０への書き込みの間、入力として機能することにも留意されたい。）
図４は、バック・ツー・バック・インバータ４０および４２のトランジスタ・ベースの構造を描くことによって更なる詳細を提供する。ＮＦＥＴトランジスタＭ３とＰＦＥＴトランジスタＭ４とはインバータ４０を構成し、トランジスタＭ５およびＭ６の同様のＮＦＥＴ／ＰＦＥＴ対はインバータ４２を構成する。各インバータのＮＦＥＴトランジスタ、すなわちインバータ４０のＭ３とインバータ４２のＭ５とは、“プルダウン（pull-down）”デバイスと称されても良い。

他の在来の用語が使用されても良い。例えば、トランジスタＭ１，Ｍ３，およびＭ４はＳＲＡＭセル・トランジスタの第１セットと見なされても良く、トランジスタＭ２，Ｍ５，およびＭ６はＳＲＡＭセル・トランジスタの第２セットと見なされても良い。第１トランジスタＭ１，Ｍ３，およびＭ４は、読み出し動作中に第１ビット線出力４４を駆動するように作用する第１ビット線出力回路として構成されている。同様に、第２トランジスタＭ２，Ｍ５，およびＭ６は、第２ビット線出力４６を駆動するように作用する第２ビット線出力回路として構成されている。

図５および６は、ダミーＳＲＡＭセル３４の異なる構成を描き、これらの同じトランジスタの、ダミー・ビット線アプリケーションに用いられるための再構成を強調する。特に、図５はダミーＳＲＡＭセル３４のダミー・ビット線負荷構成を示し、図６はダミー・ビット線ドライバ構成を示す。両図は、ビット線負荷／駆動特性に関して、ＳＲＡＭセル２０との良好な電気的整合をもたらす仕方でダミーＳＲＡＭセル３４を作るために、ＳＲＡＭセル２０に用いられているのと同じ基本的セル構造および配置が改変され得ることを示している。さらに、ダミーＳＲＡＭセル３４は、ダミー・ビット線負荷および駆動のためにＳＲＡＭセル２０と、別の電圧連絡回路とを用いる場合と比べて良好なスペース効率をもたらす。

ダミー・ビット線負荷構成の説明のための図５を参照すると、人は、トランジスタＭ１とインバータ４０（トランジスタＭ３およびＭ４）とが、ＳＲＡＭセル２０においてこれらの同じトランジスタを用いて形成されたビット線出力回路と実質的に同一のダミー・ビット線出力回路を形成することを見る。特に、ダミーＳＲＡＭセル３４は、ＳＲＡＭセル２０が実際のビット線２４／２６に結合するために使用するのと同じＭ１トランジスタを用いて、対応するダミー・ビット線３２に結合する。従って、Ｍ１のオフ状態の間は、ダミーＳＲＡＭセル３４によってダミー・ビット線３２に対して出力５０で与えられる拡散キャパシタンスは、ＳＲＡＭセル２０によってビット線２４または２６に対して与えられる拡散キャパシタンスと実質的に同じである。さらに、ダミーＳＲＡＭセル３４およびＳＲＡＭセル２０は、両方とも、Ｍ１トランジスタのためにドレイン／ソース電流を提供するためにインバータ４０を使うので、それらのビット線出力ドライブ特性は実質的に同じである。

しかし、図５に描かれているように、ダミーＳＲＡＭセル３４はＳＲＡＭセル２０の第２インバータ４２（トランジスタＭ５およびＭ６）と出力トランジスタＭ２とを必要としない。なぜならば、ダミーＳＲＡＭセル３４が相補的ビット線ＢＬ’を駆動し、あるいはＢＬ’により駆動される必要はないからである。これらの“余分な”トランジスタのうちの少なくとも幾つかは、インバータ４０とビット線出力トランジスタＭ１とから形成されるダミー・ビット線出力回路のための電圧連絡回路５２を作るために使用される。

より詳しくは、図５に示されているＢＬ’ライン（Ｍ２に接続されている）は供給電圧レベルＶＤＤにバイアスされ、トランジスタＭ２はダイオードとして構成され、それはインバータ４０に静的“ハイ”入力を提供する。一方、インバータ４０の出力ノード５３はローに保たれ、それは、ダミー・ビット線ＤＢＬがＭ１のジャンクション負荷を“見る”ように、オフに固定された状態にトランジスタＭ１を保つ。この様に、図５のダミー負荷構成では、トランジスタＭ１は作動中オフ状態に留まり、Ｍ１の拡散キャパシタンスによってダミー・ビット線３２に負荷をかける。

図６はダミーＳＲＡＭセル３４の他の１つの構成を描いており、ここでそれはダミー・ビット線ドライバとして構成され、ここでトランジスタＭ１は、作動中、ダミー書き込みライン信号またはＳＲＡＭアレイ１２にアクセスするために生成される他の信号を用いてオンにゲーティングされる。この構成では、電圧連絡回路５４は、インバータ４２と出力トランジスタＭ２とを再び使用するハイ連絡回路として構成されている。再び、インバータ４０の出力ノード５３がローに留まるようにインバータ４０の入力をハイに固定するために、示されているＢＬ’はＶＤＤにバイアスされ、トランジスタＭ２はダイオードとして構成される。しかし、出力トランジスタＭ１のゲートはダミー書き込みラインまたは他の信号に連絡され、それはＳＲＡＭアクセス（読み出しまたは書き込み動作）の間は論理ハイにセットされる。そのゲート接続の故に、トランジスタＭ１は、ＳＲＡＭアレイ読み出し／書き込み動作中、ＤＢＬを論理ローに引く、すなわち、それはＤＢＬラインに負荷をかける。

上記の例において、ダミーＳＲＡＭセル３４は、その種々の構成において、ＳＲＡＭセル２０に使われているのと同じトランジスタを使用する。より具体的には、ＳＲＡＭセル２０は第１および第２のビット線出力回路として構成されたトランジスタの第１および第２のサブセットを含む。ダミーＳＲＡＭセル３４はトランジスタの同じ第１および第２のサブセットを含み、第１トランジスタは、標準的ＳＲＡＭセル２０の第１ビット線出力回路と実質的に同じ電気特性を有するダミー・ビット線出力回路として構成される。さらに、第２トランジスタは、他の点ではダミーＳＲＡＭセル機能のために必要ではないが、ダミー・ビット線出力のための電圧連絡回路として再構成されている。

この目的のために第２トランジスタを使用すれば、ダミーＳＲＡＭセル３４を負荷またはドライバとして固定するために必要な電圧連絡回路を形成するために追加のトランジスタを付け加える必要が無くなる。（本書で以前に書き留められたように、プロセスに関連する設計ルールはトランジスタ・ゲートを電圧レール（voltage rail）に直接接続することを禁じるかも知れず、それはトランジスタ・ゲートへのＶＤＤ／ＶＳＳ結線を作るためにトランジスタ・ベースの連絡回路が必要とされることを意味する。

ダミーＳＲＡＭセル３４の負荷構成およびドライバ構成に関して、両方の構成の混合物が共通のダミー・ビット線回路インプリメンテーションにおいてダミー・ビット線（ＤＢＬ）３２に結合されるであろうことが理解されるべきである。すなわち、人は、駆動ダミーＳＲＡＭセル３４および負荷ダミーＳＲＡＭセル３４の混合物を読み出しタイミング要件の関数として定義するであろう。所与のダミー・ビット線３２に結合された所与の総数のダミーＳＲＡＭセル３４について、より多くの（あるいはより少ない）数のそれをダミー・ビット線ドライバとして構成することは、より速い（あるいはより遅い）ダミー・ビット線充電／放電時間をもたらす。

図７はＳＲＡＭ回路１０の実施態様を示し、ここではダミー・ビット線回路１６が、ＳＲＡＭアレイ１２のためのクロック生成タイミングを制御するために使用される。詳述されるように、示されているダミー・ビット線回路はダミー・ビット線ドライバとして構成された１つのダミーＳＲＡＭセル３４を含み、それは、ＳＲＡＭ読み出し中にビット線あたりに唯一のＳＲＡＭセル２０が“オン”であるＳＲＡＭアレイ１２の実施態様における条件に合う。

示されている回路の詳細を参照すると、１つ以上のダミーＳＲＡＭセル３４をビット線負荷としてセットし、またそれらのうちの１つ以上をビット線ドライバとしてセットするために図５の電圧連絡回路５２および図６の電圧連絡回路５４が適切にバイアスされるように、ダミー・ビット線回路のＢＬ’ラインをＶＤＤにバイアスするために使用されているインバータ６０およびトランジスタ６２を人は見る。さらに、人は、ダミー・ビット線ドライバとして構成されているダミーＳＲＡＭセル３４を駆動するためのダミーＷＬまたはＲ／ＷＬ６４の使用を見る。図解はさらにプリチャージ回路６６と対応するプリチャージ信号ライン６７との使用を描いており、それは、ダミー・ビット線タイミング特性に基づいて、クロック生成回路２８にタイミング入力を提供する。（また、人は、ダミー・ビット線回路１６を絶縁するための、エッジ・トランジスタ回路６８および７０の使用も見る。）
さらに、本書で前述された遅延タイミングがプログラマブルであることに関して、図７は、３対のスタックド・プルダウン・トランジスタＭ１０およびＭ１２を備えたプログラマブルな遅延制御回路７２の一実施態様を示す。各対の下側のＭ１２トランジスタは３ビット・デジタル制御信号ＥＮ［０，１，２］のうちの１ビットによりゲーティングされ、各対の上側のＭ１０トランジスタはダミーＷＬ信号または他の協調アレイ・アクセス信号によりゲーティングされる。ダミー・ビット線負荷として構成されたダミーＳＲＡＭセル３４は、ダミーＷＬがアサートされた時にダミー・ビット線３２をプルダウンし、またプルダウン負荷の追加の“量”がプログラマブルな遅延制御回路７２によって付け加えられる。

より詳しくは、ダミーＷＬ（または他の協調ＳＲＡＭアレイ・アクセス信号）は、ビット線ドラバ・ダミーＳＲＡＭセル３４のＭ１ビット線出力トランジスタをオンに転換させ、また、プログラマブルな遅延制御回路７２内の各Ｍ１０／Ｍ１２トランジスタ対の上側Ｍ１０トランジスタをオンに転換させる。Ｍ１０トランジスタがダミーＷＬ信号を介してオンにバイアスされて、各Ｍ１０／Ｍ１２トランジスタ対は、対応するイネーブル信号ビットによってプルダウン“ヘルパー（helper）”としてイネーブルまたはディスエーブルされる。例えば、ＥＮ［０］をハイに、ＥＮ［１］，ＥＮ［２］をローにセットすれば、３つのプルダウン対Ｗ１０／Ｗ１２のうちの１つがオンに転換する。

１つ以上の実施態様において、プログラマブルな遅延制御回路７２のトランジスタは、ＳＲＡＭセル２０／ダミーＳＲＡＭセル３４に使用されるトランジスタの“スケーリングされた”バージョン(“scaled” version)を備える。例えば、一実施態様では、プログラマブルな遅延制御回路７２のトランジスタＭ１０は、図４に示されているような、ビット線出力トランジスタＭ１の整数スケーリング（an integer scaling）である。すなわち、トランジスタの形状寸法に関して、Ｍ１０＝Ｎ×Ｍ１であり、ここでＮは所望のスケーリング因子である。同様に、プログラマブルな遅延制御回路７２のトランジスタＭ１２は、１つ以上の実施態様において、例えば図４に示されているトランジスタＭ３のスケーリングされたバージョンとして実現される。従って、Ｍ１２＝Ｒ×Ｍ３であり、ここでＲは所望のスケーリング因子を表し、少なくとも幾つかの実施態様ではＲ＝Ｎである。

プログラマブルな遅延制御回路７２のトランジスタ・スケーリングに関して、ダミー・ビット線遅延時間は、電流源として作用するように構成されたプログラマブルな遅延制御回路７２をプログラミングすることによって制御される。その電流源は整数個の、ＳＲＡＭセル２０の読み出し電流に等しい。従って、ダミー・ビット線３２の遅延時間は、ダミー・ビット線ドライバとして構成された１つのダミーＳＲＡＭセル３４の電流ソーシング能力と、プログラマブルな遅延制御回路７２のＭ１０／Ｍ１２トランジスタのイネーブルされた対の電流ソーシング能力とによりセットされる。

上のアプローチは、トランジスタＭ１０およびＭ１２の電気的挙動をＳＲＡＭセル２０のトランジスタＭ１およびＭ３の電気的挙動に釣り合わせる。従ってダミー・ビット線回路１６の遅延タイミングは、ＥＮ［０，１，２］信号のビット・パターンを制御することによって必要または希望に応じて調整され得る、すなわち、プルダウン・トランジスタ対はデジタル的にアドレス可能な素子である。もちろん、より広いプログラミング可能範囲をもたらすためにもっと少数のあるいはもっと多数のプルダウン回路が使用され得、そして例えばアナログ制御バイアス回路などの他のタイプのプログラマブルな遅延タイミング・コントロールが使用され得る。

これらの詳細に関わらず、ＳＲＡＭ設計者が所要の負荷構成および駆動構成を具体化できるようにダミーＳＲＡＭセル３４の両方の構成（負荷またはドライバ）が電子設計ライブラリにおいて実現され得ることを当業者は理解するであろう。同様に、ダミー・ビット線回路１６全体、または統合されたダミー・ビット線回路１６を伴うＳＲＡＭアレイ１２のようなマクロ構造が、任意の数の電子設計ツールとともに用いられるように実現され得る。

ダミーＳＲＡＭセル３４が電子的にどの様に実現されるか、或るいは物理的回路においてどの様に具体化されるかに関わらず、図８は、ダミーＳＲＡＭセル３４として用いられるようにＳＲＡＭセル２０を再構成する方法を示す。この方法は、ＳＲＡＭセル２０をコピーしてＳＲＡＭセル２０の基本的セル・レイアウトと電子設計ルール制約を保つことから“始まる”（ステップ１００）。このような関係で、設計ルール制約は、例えば、メタライゼーション層の幅／厚さ、トランジスタ装置特性（ジオメトリ、ドーピング、酸化物の厚さなど）、および他の設計パラメータを含むことができる。

本方法は、続いて、ＳＲＡＭセル２０のＭ１，Ｍ３およびＭ４トランジスタ（第１トランジスタと称される）のためのメタライゼーション層結線を、それらが実際のＳＲＡＭセル２０において同じトランジスタにより形成されるビット線出力回路と実質的に同じ特性を示すダミー・ビット線出力回路として機能するように、最小限に変更する（ステップ１０２）。本方法は、さらに続いて、ＳＲＡＭセル２０のＭ２，Ｍ５およびＭ６トランジスタ（第２トランジスタと称される）のために必要に応じてメタライゼーション層結線を、そのうちの少なくとも幾つかが実際のＳＲＡＭセル２０において同じトランジスタにより形成される第２ビット線出力回路としてではなくて電圧連絡回路５２または５４として機能するように、変更する（ステップ１０４）。

記述され示された実施態様のうちの１つ以上は６トランジスタＳＲＡＭセル２０に関連し、それはダミーＳＲＡＭセル３４として機能するように再構成される。より多くのまたはより少数のトランジスタを伴うものを含む、他の標準的ＳＲＡＭセル・アーキテクチャも本書で教示された方法および装置に従うダミーＳＲＡＭセルとして再構成され得ることを当業者は認めるであろう。従って、種々の実施例に関連する本書の議論によって本発明が限定されず、また添付図面によっても限定されないことを当業者は認めるであろう。むしろ、本発明は、次の請求項と、その正当な同等物とによってのみ限定される。

Claims (14)

1. ＳＲＡＭ回路のダミー・ビット線上で使用されるダミーＳＲＡＭセルであって、
   ダミー・ビット線出力回路として構成され、また、機能ＳＲＡＭセル内の第１ビット線出力回路として構成された前記機能ＳＲＡＭセル内の同様の第１トランジスタに対応する、第１トランジスタと、そして
   前記ダミー・ビット線出力回路のための電圧連絡回路として構成され、また、前記機能ＳＲＡＭセル内の第２ビット線出力回路の少なくとも一部として構成された前記機能ＳＲＡＭセル内の同様の第２トランジスタに対応する、第２トランジスタと、
   を備えるダミーＳＲＡＭセル。
2. 前記電圧連絡回路は、前記ダミー・ビット線出力回路をダミー・ビット線負荷として構成するために、論理ロー電圧レールを前記ダミー・ビット線出力回路のトランジスタ・ゲート入力に結合させるロー連絡回路を備える、請求項１のダミーＳＲＡＭセル。
3. 前記電圧連絡回路は、前記ダミー・ビット線出力回路をダミー・ビット線ドライバとして構成するために、論理ハイ電圧レールを前記ダミー・ビット線出力回路のトランジスタ・ゲート入力に結合させるハイ連絡回路を備える、請求項１のダミーＳＲＡＭセル。
4. 前記ダミーＳＲＡＭセルの前記第１トランジスタ間の金属層配線は前記機能ＳＲＡＭセルの前記同様の第１トランジスタ間に存在する実質的に同じ金属層配線を備え、前記ダミーＳＲＡＭセルの前記第２トランジスタ間の金属層配線は、前記ダミーＳＲＡＭセルの前記第２トランジスタが前記機能ＳＲＡＭセルの前記第２ビット線出力回路としてではなくて前記ダミー・ビット線出力回路のための前記電圧連絡回路として機能するように、前記機能ＳＲＡＭセルの前記同様の第２トランジスタに関連して変更されている金属層配線を備える、請求項１のダミーＳＲＡＭセル。
5. ＳＲＡＭ回路であって、
   データを格納するためのＳＲＡＭセルのアレイと、
   機能ＳＲＡＭセルの前記アレイへのアクセスを提供するための読み出し／書き込み回路と、そして
   前記読み出し／書き込み回路と関連してタイミング信号を生成するための１つ以上のダミー・ビット線回路とを備え、各ダミー・ビット線回路は、ダミー・ビット線と、前記ダミー・ビット線に結合された幾つかのダミーＳＲＡＭセルとを含み、各前記ダミーＳＲＡＭセルは、
   ダミー・ビット線出力回路として構成され、また、前記機能ＳＲＡＭセル内の第１ビット線出力回路として構成された前記機能ＳＲＡＭセル内の同様の第１トランジスタに対応する、第１トランジスタと、そして
   前記ダミー・ビット線出力回路のための電圧連絡回路として構成され、また、前記機能ＳＲＡＭセル内の第２ビット線出力回路の少なくとも一部として構成された前記機能ＳＲＡＭセル内の同様の第２トランジスタに対応する、第２トランジスタと、
   を備える、ＳＲＡＭ回路。
6. 組み込まれたメモリとして前記ＳＲＡＭ回路を含むマイクロプロセッサをさらに備える、請求項５のＳＲＡＭ回路。
7. 前記幾つかのダミーＳＲＡＭセルは、ダミー・ビット線ドライバとして構成された１つのダミーＳＲＡＭセルと、ダミー・ビット線負荷として構成された１つ以上のダミーＳＲＡＭセルとを備える、請求項５のＳＲＡＭ回路。
8. 前記ダミー・ビット線回路は、前記ダミー・ビット線回路のために遅延タイミング調整を提供するように構成されたプログラマブルな遅延制御回路を含む、請求項７のＳＲＡＭ回路。
9. 前記プログラマブルな遅延制御回路は、前記１つ以上のダミー・ビット線ドライバをイネーブルすることと関連して０個、１個、またはより多くの並列プルダウン素子がイネーブルされ得るようにデジタル的にアドレス可能な、並列のプルダウン素子を備えている、請求項８のＳＲＡＭ回路。
10. 前記プログラマブルな遅延制御回路の前記並列のプルダウン素子は、前記ＳＲＡＭセルに使用されている１つ以上のトランジスタのスケーリングされたバージョンを備える、請求項９のＳＲＡＭ回路。
11. 電子設計ライブラリ内のダミーＳＲＡＭセルであって、前記ダミーＳＲＡＭセルは、前記電子設計ライブラリにおいて定義されている標準的ＳＲＡＭセルの改変されたバージョンを表し、前記ダミーＳＲＡＭセルは、
    前記標準的ＳＲＡＭセル内の同様の第１トランジスタに対応する第１トランジスタを用いて構成されたダミー・ビット線出力回路と、そして
    前記ダミー・ビット線出力回路の電圧入力を所望の電圧信号に連絡するための電圧連絡回路とを備え、前記電圧連絡回路は、前記標準的ＳＲＡＭセル内の同様の第２トランジスタに対応する第２トランジスタを用いて構成されている、ダミーＳＲＡＭセル。
12. ダミーＳＲＡＭセルがビット線負荷に関して標準的ＳＲＡＭセルと実質的に同様の電気的特性を示すように前記標準的ＳＲＡＭセルから前記ダミーＳＲＡＭセルを導出する方法であって、
    前記標準的ＳＲＡＭセル内の第１トランジスタのための金属層結線を、前記第１トランジスタがダミー・ビット線出力回路として動作するように再構成することと、そして
    前記標準的ＳＲＡＭセル内の第２トランジスタのための金属層結線を、前記第２トランジスタが前記ダミー・ビット線出力回路のための電圧連絡回路として動作するように再構成することと、
    を備える方法。
13. 前記第１トランジスタのための金属層結線を再構成することは、前記ダミー・ビット線出力回路をダミー・ビット線負荷として構成するために前記金属層結線を再構成することを備え、前記第２トランジスタのための金属層結線を再構成することは、前記ダミー・ビット線負荷の入力をロー電圧レールに結合させるためのロー連絡回路として前記電圧連絡回路を構成するために前記金属層結線を再構成することを備える、請求項１２の方法。
14. 前記第１トランジスタのための金属層結線を再構成することは、前記ダミー・ビット線出力回路をダミー・ビット線ドライバとして構成するために前記金属層結線を再構成することを備え、前記第２トランジスタのための金属層結線を再構成することは、前記ダミー・ビット線負荷の入力をハイ電圧レールに結合させるためのハイ連絡回路として前記電圧連絡回路を構成するために前記金属層結線を再構成することを備える、請求項１２の方法。

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