JP2004288306A - 半導体記憶装置 - Google Patents
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Abstract
【課題】ビット線リークによる誤動作が起きない半導体記憶装置を提供する。
【解決手段】複数のワード線７５Ａ， ７５Ｂ， ・・・ ， ７５Ｍと、ワード線７５Ａ， ７５Ｂ， ・・・ ， ７５Ｍに直交する方向に走行する第１のビット線７０Ａ及び第２のビット線７０Ｂと、ワード線７５Ａ， ７５Ｂ， ・・・ ， ７５Ｍそれぞれに制御されて第１のビット線７０Ａ及び第２のビット線７０Ｂに信号を供給する複数の記憶素子１Ａ， １Ｂ， ・・・ ， １Ｍと、第１のビット線７０Ａ平行方向に走行するリーク検知線７１と、リーク検知線７１にリーク電流を供給する複数のリーク生成回路１０Ａ， １０Ｂ， ・・・ ， １０Ｍと、リーク検知線７１の電位状態を検知し、ビット線７０Ａの伝達信号を変化させる信号補正回路１９とを備える。
【選択図】 図１
【解決手段】複数のワード線７５Ａ， ７５Ｂ， ・・・ ， ７５Ｍと、ワード線７５Ａ， ７５Ｂ， ・・・ ， ７５Ｍに直交する方向に走行する第１のビット線７０Ａ及び第２のビット線７０Ｂと、ワード線７５Ａ， ７５Ｂ， ・・・ ， ７５Ｍそれぞれに制御されて第１のビット線７０Ａ及び第２のビット線７０Ｂに信号を供給する複数の記憶素子１Ａ， １Ｂ， ・・・ ， １Ｍと、第１のビット線７０Ａ平行方向に走行するリーク検知線７１と、リーク検知線７１にリーク電流を供給する複数のリーク生成回路１０Ａ， １０Ｂ， ・・・ ， １０Ｍと、リーク検知線７１の電位状態を検知し、ビット線７０Ａの伝達信号を変化させる信号補正回路１９とを備える。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特にスタティックＲＡＭ（ＳＲＡＭ）に関する。
【０００２】
【従来の技術】
ＳＲＡＭは処理速度の速さなどから、中央処理装置（ＣＰＵ）とダイナミックＲＡＭ（ＤＲＡＭ）の間を接続し、システム全体の高速化およびデータ転送の効率化を図るためのキャッシュメモリなどに広く利用されてきている。ところが、ＳＲＡＭにおいては、読み出しに指定されない記憶素子において、転送トランジスタとしてのｎＭＯＳトランジスタでリーク電流が生ずるため、誤信号の伝達が生じる可能性があった。
【０００３】
例えば記憶素子読み出し時に、選択されない記憶素子のノードが一定の低レベル電位（以下、”Ｌ”レベルとする）の信号を保持していた場合、以下のようなリーク電流が生じる。一つは、ビット線がプリチャージ回路で一定の高レベル電位（以下、”Ｈ”レベルとする）にプリチャージされるときに、転送トランジスタのソース領域−ドレイン領域間に生じるチャネルリーク電流である。もう一つは、非選択の記憶素子ではワード線が”Ｌ”レベルのため、転送トランジスタのビット線−ワード線間で生じるゲートリーク電流である。これら２つをあわせた、いわゆるオフリーク電流がビット線に接続された非選択の記憶素子の転送トランジスタすべてで生じる可能性もある。すると、選択された記憶素子が”Ｈ”レベルを記憶しており、ビット線が”Ｈ”レベル信号を伝達しなければならない場合でも、非選択の記憶素子がオフリーク電流をビット線に供給し、ビット線を負にバイアスする事態が生じる。このため、ビット線の伝達信号が”Ｈ”レベルから”Ｌ”レベルに遷移し、ビット線が誤信号を伝達しうるという問題があった。
【０００４】
従来は、リーク電流が生じたビット線を電気的に遮断することにより、ＳＲＡＭのリーク不良に対処していた（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平１１−１６３６７ 号公報（第１−５頁、第１図）
【０００６】
【発明が解決しようとする課題】
しかし、リーク電流が生じたビット線経路を電気的に遮断することは、有効に利用されない記憶素子が存在することを意味する。しかし、１本のビット線には通常２５６近くの記憶素子が接続されており、複数のビット線でビット線リークが発生すると、有効に活用できない記憶素子の数は非常に大きくなる。よって、ビット線リークが発生したビット線を、電気的に遮断することなく有効に利用できる、誤信号出力防止回路が必要となっていた。本発明は上記課題を解決するためになされたものである。
【０００７】
上記問題点を鑑み、本発明は、ビット線リークによる誤信号の伝達を防止可能な半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、複数のワード線と、ワード線に直交する方向に走行する複数のビット線と、ワード線とビット線との交差箇所に対応してマトリックス状に配置され、トランジスタの遷移状態を記憶内容とし、ワード線に制御されてビット線に信号を供給する複数の記憶素子と、ビット線と平行方向に走行するリーク検知線と、リーク検知線にリーク電流を供給する複数のリーク生成回路と、リーク検知線の電位状態を検知し、ビット線の伝達信号を変化させる信号補正回路とを備えることを特徴とする半導体記憶装置であることを要旨とする。
【０００９】
【発明の実施の形態】
次に、図面を参照して、本発明の第１から第６の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。なお、以下の示す第１から第６の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１０】
（第１の実施の形態）
図１に示すように、本発明の第１の実施の形態に係る半導体記憶装置は、複数のワード線７５Ａ， ７５Ｂ， ・・・ ， ７５Ｍ、ワード線７５Ａ〜７５Ｍに直交する方向に走行する第１のビット線７０Ａ及び第２のビット線７０Ｂ、ワード線７５Ａ〜７５Ｍそれぞれに制御されて第１のビット線７０Ａ及び第２のビット線７０Ｂに信号を供給する複数の記憶素子１Ａ， １Ｂ， … ，１Ｍ、第１のビット線７０Ａと平行方向に走行するリーク検知線７１、リーク検知線７１にリーク電流を供給する複数のリーク生成回路１０Ａ， １０Ｂ， … ，１０Ｍ、リーク検知線７１が伝達するリーク信号ＬＳと第１のビット線７０Ａが伝達する記憶信号ＭＳを受け、出力信号ＳＳを出力する信号補正回路１９を備える。
【００１１】
図１のリーク検知線７１に接続される複数のリーク生成回路１０Ａ， １０Ｂ， … ，１０Ｍ は、それぞれリーク生成トランジスタＴｒ３１ａ， Ｔｒ３１ｂ， …， Ｔｒ３１ｍを備える。リーク生成トランジスタＴｒ３１ａ， Ｔｒ３１ｂ， … ， Ｔｒ３１ｍはそれぞれｎＭＯＳトランジスタである。リーク生成回路１０Ａのリーク生成トランジスタＴｒ３１ａは、ソース領域とゲートが短絡され、それぞれが低位電源ＶＳＳに電気的に接続された、いわゆる「ダイオード接続」である。この結果、リーク生成トランジスタＴｒ３１ａはノーマリオフ状態になる。また、リーク生成トランジスタＴｒ３１ａのドレイン領域はリーク検知線７１に電気的に接続される。他のリーク生成回路１０Ｂ〜１０Ｍも同様である。リーク生成回路１０Ａ〜１０Ｍは、それぞれリーク生成トランジスタＴｒ３１ａ〜Ｔｒ３１ｍで生じるオフリーク電流をリーク検知線７１に供給し、リーク検知線７１を負にバイアスする。
【００１２】
対をなす第１のビット線７０Ａと第２のビット線７０Ｂには、複数の記憶素子１Ａ， １Ｂ， … ， １Ｍが接続されている。記憶素子１Ａ， １Ｂ， … ， １ＭはＳＲＡＭのメモリセルであり、それぞれドレイン領域が第１のビット線７０Ａに電気的に接続された第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍ 、それぞれドレイン領域が第２のビット線７０Ｂに電気的に接続された第２の転送トランジスタＴｒ４ａ， Ｔｒ４ｂ， … ， Ｔｒ４ｍ、それぞれドレイン領域が第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍのソース領域に電気的に接続された第１の負荷素子Ｔｒ５ａ， Ｔｒ５ｂ， … ， Ｔｒ５ｍ、それぞれドレイン領域が第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍのソース領域に電気的に接続された第１のドライバトランジスタＴｒ２ａ， Ｔｒ２ｂ， … ， Ｔｒ２ｍ、それぞれドレイン領域が第２の転送トランジスタＴｒ４ａ， Ｔｒ４ｂ， … ， Ｔｒ４ｍのソース領域に電気的に接続された第２の負荷素子Ｔｒ６ａ， Ｔｒ６ｂ， … ， Ｔｒ６ｍ、それぞれドレイン領域が第２の転送トランジスタＴｒ４ａ， Ｔｒ４ｂ， … ， Ｔｒ４ｍのソース領域に電気的に接続された第２のドライバトランジスタＴｒ３ａ， Ｔｒ３ｂ， … ， Ｔｒ３ｍを備える。第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍ 、第２の転送トランジスタＴｒ４ａ， Ｔｒ４ｂ， … ， Ｔｒ４ｍ、第１のドライバトランジスタＴｒ２ａ， Ｔｒ２ｂ， … ， Ｔｒ２ｍ、第２のドライバトランジスタＴｒ３ａ， Ｔｒ３ｂ， … ， Ｔｒ３ｍはそれぞれｎＭＯＳトランジスタである。第１の負荷素子Ｔｒ５ａ， Ｔｒ５ｂ， … ， Ｔｒ５ｍ、第２の負荷素子Ｔｒ６ａ， Ｔｒ６ｂ， … ， Ｔｒ６ｍはそれぞれｐＭＯＳトランジスタである。図１では、第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍのソース領域と、第１の負荷素子Ｔｒ５ａ， Ｔｒ５ｂ， … ， Ｔｒ５ｍのドレイン領域と、第１のドライバトランジスタＴｒ２ａ， Ｔｒ２ｂ， … ， Ｔｒ２ｍのドレイン領域のそれぞれが接続される箇所をノード６０ａ， ６０ｂ， … ， ６０ｍと定義している。なお、第１の転送トランジスタＴｒ１ａ〜Ｔｒ１ｍと第２の転送トランジスタＴｒ４ａ〜Ｔｒ４ｍにおいて、「ソース領域」及び「ドレイン領域」は互いに交換可能であり、どちらを「ソース領域」若しくは「ドレイン領域」と呼ぶかは単なる名称の選択に過ぎない。
【００１３】
第１の負荷素子Ｔｒ５ａ， Ｔｒ５ｂ， … ， Ｔｒ５ｍのソース領域及び第２の負荷素子Ｔｒ６ａ， Ｔｒ６ｂ， … ， Ｔｒ６ｍのソース領域にはそれぞれ高位電源ＶＤＤが電気的に接続される。また、第１のドライバトランジスタＴｒ２ａ， Ｔｒ２ｂ， … ， Ｔｒ２ｍのソース領域及び第２のドライバトランジスタＴｒ３ａ， Ｔｒ３ｂ， … ， Ｔｒ３ｍのソース領域にはそれぞれ低位電源ＶＳＳが電気的に接続される。第１の負荷素子Ｔｒ５ａ， Ｔｒ５ｂ， … ， Ｔｒ５ｍのゲートと第１のドライバトランジスタＴｒ２ａ， Ｔｒ２ｂ， … ， Ｔｒ２ｍのゲートは、それぞれ互いに電気的に接続され、ＣＭＯＳインバータの入力を構成している。また、第２の負荷素子Ｔｒ６ａ， Ｔｒ６ｂ， … ， Ｔｒ６ｍのゲートと第２のドライバトランジスタＴｒ３ａ， Ｔｒ３ｂ， … ， Ｔｒ３ｍのゲートも、それぞれ互いに電気的に接続され、ＣＭＯＳインバータの入力を構成している。第１の負荷素子Ｔｒ５ａ〜Ｔｒ５ｍと第１のドライバトランジスタＴｒ２ａ〜Ｔｒ２ｍのそれぞれからなるＣＭＯＳインバータの出力は、第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍのソース領域にそれぞれ電気的に接続されると同時に、第２の負荷素子Ｔｒ６ａ〜Ｔｒ６ｍと第２のドライバトランジスタＴｒ３ａ〜Ｔｒ３ｍのそれぞれからなるＣＭＯＳインバータの入力にフィードバックされる。第２の負荷素子Ｔｒ６ａ〜Ｔｒ６ｍと第２のドライバトランジスタＴｒ３ａ〜Ｔｒ３ｍのそれぞれからなるＣＭＯＳインバータの出力は、第２の転送トランジスタＴｒ４ａ， Ｔｒ４ｂ， … ， Ｔｒ４ｍのソース領域にそれぞれ電気的に接続されると同時に、第１の負荷素子Ｔｒ５ａ〜Ｔｒ５ｍと第１のドライバトランジスタＴｒ２ａ〜Ｔｒ２ｍのそれぞれからなるＣＭＯＳインバータの入力にフィードバックされる。第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍのゲート及び第２の転送トランジスタＴｒ４ａ， Ｔｒ４ｂ， … ， Ｔｒ４ｍのゲートは、ワード線７５Ａ， ７５Ｂ， …， ７５Ｍにそれぞれ電気的に接続される。
【００１４】
ここで、リーク検知線７１の寄生容量が、第１のビット線７０Ａ及び第２のビット線７０Ｂの寄生容量とほぼ等しくなるようにする。リーク検知線７１に接続される複数のリーク生成回路１０Ａ， １０Ｂ， … １０Ｍの数と、第１のビット線７０Ａ及び第２のビット線７０Ｂに接続される複数の記憶素子１Ａ， １Ｂ， … ，１Ｍの数についても、同数になるようにする。たとえば、１本のリーク検知線７１には、２５６個のリーク生成回路１０Ａ， １０Ｂ， … １０Ｍを接続することが可能である。また、リーク生成トランジスタＴｒ３１ａ， Ｔｒ３１ｂ … ，Ｔｒ３１ｍは、第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍ及び第２の転送トランジスタＴｒ４ａ， Ｔｒ４ｂ， … ， Ｔｒ４ｍよりも、ゲートの面積が１．５〜３倍、好ましくは２倍の大きさを有するものを使用する。
【００１５】
図２は、図１でブラックボックスで示された信号補正回路１９の一例である。この信号補正回路１９は、リーク検知線７１が伝達する信号ＬＳを受ける第１のインバータ３６と、ソース領域が高位電源ＶＤＤに電気的に接続され、ビット線７０Ａが伝達する信号ＭＳにより導通状態が制御される第１のスイッチングトランジスタＴｒ６１と、ソース領域が第１のスイッチングトランジスタＴｒ６１のドレイン領域に電気的に接続され、第１のインバータ３６の出力する信号に導通状態を制御される第２のスイッチングトランジスタＴｒ６２と、ドレイン領域が第２のスイッチングトランジスタＴｒ６２のドレイン領域に電気的に接続され、ビット線７０Ａが伝達する信号ＭＳにより導通状態が制御され、ソース領域が低位電源ＶＳＳに電気的に接続された第３のスイッチングトランジスタＴｒ６０と、第３のスイッチングトランジスタＴｒ６０のドレイン領域に電気的に接続された第２のインバータ３７を備える。
【００１６】
図１の第１のビット線７０Ａは図２の入力端子９２で信号補正回路１９に接続され、入力端子９２は第１のスイッチングトランジスタＴｒ６１のゲートと第３のスイッチングトランジスタＴｒ６０のゲートそれぞれに電気的に接続される。図１のリーク検知線７１は図２の入力端子９１で信号補正回路１９に接続され、入力端子９１は第１のインバータ３６に電気的に接続される。また、第２のインバータ３７は出力端子９３に電気的に接続され、信号補正回路１９の出力信号ＳＳは出力端子９３より外部に伝達される。ここで、第１のスイッチングトランジスタＴｒ６１、第２のスイッチングトランジスタＴｒ６２はそれぞれｐＭＯＳトランジスタであり、第３のスイッチングトランジスタＴｒ６０はｎＭＯＳトランジスタである。
【００１７】
図１に示す回路を備える半導体記憶装置において、第１のビット線７０Ａが伝達する誤信号の出力を防止する動作原理は、記憶素子１Ａ， １Ｂ， … ， １Ｍそれぞれの内部ノード６０ａ， ６０ｂ， … ， ６０ｍの電位状態によって記憶される記憶信号、第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ，Ｔｒ１ｍ及びリーク生成トランジスタＴｒ３１ａ， Ｔｒ３１ｂ， … ， Ｔｒ３１ｍそれぞれでのオフリーク電流の有無に依存する。したがって、以下においては、オフリーク電流が生じる場合と生じない場合とに分けて、記憶素子１Ａがデータ読み出しに指定され、記憶素子１Ｂ〜１Ｍがデータ読み出しに指定されない状態における動作を説明する。記憶素子１Ａのノード６０ａには”Ｈ”レベルの信号又は”Ｌ”レベルの信号が記憶される。
【００１８】
（ａ）”Ｈ”レベルの信号が記憶され、オフリーク電流が生じない場合：
（イ）図３（ａ）に示すように、時間ｔ１でワード線７５Ａに”Ｈ”レベルの電圧が印加されると、図１のワード線７５Ａにゲートが電気的に接続された記憶素子１Ａの第１の転送トランジスタＴｒ１ａがオン状態になる。
【００１９】
（ロ）第１のビット線７０Ａはプリチャージ回路１７によって”Ｈ”レベルに印加されている。第１の転送トランジスタＴｒ１ａがオンになることにより、”Ｈ”レベルの信号が第１のビット線７０Ａに供給される。
【００２０】
（ハ）記憶素子１Ｂ〜１Ｍの第１の転送トランジスタＴｒ１ｂ〜Ｔｒ１ｍでオフリーク電流が生じない場合は、第１のビット線７０Ａは図３（ｂ）に示すように”Ｈ”レベルの記憶信号ＭＳを図１の信号補正回路１９に伝達する。
【００２１】
（ニ）リーク検知線７１においても、リーク生成トランジスタＴｒ３１ａ〜Ｔｒ３１ｍでオフリーク電流が生じなければ、図３（ｃ）に示すようにリーク検知線７１はプリチャージ回路１７でプリチャージされた”Ｈ”レベルのリーク信号ＬＳを図１の信号補正回路１９に伝達する。
【００２２】
（ホ）記憶信号ＭＳとリーク信号ＬＳを受けた信号補正回路１９は、図２において、第１のスイッチングトランジスタＴｒ６１はオフ、第２のスイッチングトランジスタＴｒ６２はオン、第３のスイッチングトランジスタＴｒ６０はオンとなり、図３（ｄ）に示すように”Ｈ”レベルの出力信号ＳＳを出力する。
【００２３】
（ｂ）”Ｈ”レベルの信号が記憶され、オフリーク電流が生じる場合：
（イ）図４（ａ）に示すように、時間ｔ１でワード線７５Ａに”Ｈ”レベルの電圧が印加されると、図１のワード線７５Ａにゲートが電気的に接続された記憶素子１Ａの第１の転送トランジスタＴｒ１ａがオン状態になる。
【００２４】
（ロ）第１のビット線７０Ａはプリチャージ回路１７によって”Ｈ”レベルに印加されている。また、記憶素子１Ａも第１の転送トランジスタＴｒ１ａがオンになったことにより、”Ｈ”レベルの信号を第１のビット線７０Ａに供給する。
【００２５】
（ハ）データ読み出しに指定されない記憶素子１Ｂ〜１Ｍの第１の転送トランジスタＴｒ１ｂ〜Ｔｒ１ｍの複数でオフリーク電流が生じると、第１のビット線７０Ａは負にバイアスされる。よって、図４（ｂ）に示すように、第１のビット線７０Ａが図１の信号補正回路１９に伝達する記憶信号ＭＳは”Ｈ”レベルから”Ｌ”レベルに遷移する。
【００２６】
（ニ）プリチャージ回路１７で”Ｈ”レベルに印加されたリーク検知線７１においても、リーク生成トランジスタＴｒ３１ａ， Ｔｒ３１ｂ， … ， Ｔｒ３１ｍでオフリーク電流が生じると、リーク生成回路１０Ａ， １０Ｂ， … ， １０Ｍはリーク検知線７１を負にバイアスする。よって、図４（ｃ）に示すようにリーク検知線７１が伝達するリーク信号ＬＳは”Ｈ”レベルから”Ｌ”レベルに遷移する。
【００２７】
（ホ）図１のリーク生成トランジスタＴｒ３１ａ〜Ｔｒ３１ｍは記憶素子１Ａ〜１Ｍの第１の転送トランジスタＴｒ１ａ〜Ｔｒ１ｍよりもゲートの面積が大きい。よって、図４（ｂ）及び（ｃ）に示すように、リーク検知線７１が伝達するリーク信号ＬＳは、第１のビット線７０Ａが伝達する記憶信号ＭＳよりも早く、時間ｔ２で”Ｌ”レベルの閾値に達する。
【００２８】
（へ）時間ｔ２から記憶信号ＭＳが”Ｌ”レベルの閾値に達する時間ｔ３までの間、図１の信号補正回路１９には”Ｈ”レベルの記憶信号ＭＳと”Ｌ”レベルのリーク信号ＬＳが伝達される。この場合、図２の信号補正回路１９において、第１のスイッチングトランジスタＴｒ６１はオフ、第２のスイッチングトランジスタＴｒ６２はオフ、第３のスイッチングトランジスタＴｒ６０はオンとなり、図１の信号補正回路１９は図４（ｄ）に示すように時間ｔ３まで”Ｈ”レベルの出力信号ＳＳを出力する。
【００２９】
（ト）時間ｔ３以降は、図１の信号補正回路１９に”Ｌ”レベルの記憶信号ＭＳと”Ｌ”レベルのリーク信号ＬＳが伝達される。この場合、図２の信号補正回路１９において、第１のスイッチングトランジスタＴｒ６１はオン、第２のスイッチングトランジスタＴｒ６２はオフ、第３のスイッチングトランジスタＴｒ６０はオフとなり、図１の信号補正回路１９は図４（ｄ）に示したように時間ｔ３以降は出力信号ＳＳを出力しない。
【００３０】
（ｃ）ノード６０ａに”Ｌ”レベルの信号が記憶され、オフリーク電流が生じる場合：
（イ）図５（ａ）に示すように、時間ｔ１でワード線７５Ａに”Ｈ”レベルの電圧が印加されると、図１のワード線７５Ａにゲートが電気的に接続された記憶素子１Ａの第１の転送トランジスタＴｒ１ａがオン状態になる。
【００３１】
（ロ）第１のビット線７０Ａは、プリチャージ回路１７で”Ｈ”レベルに印加されている。しかし、記憶素子１Ａの第１の転送トランジスタＴｒ１ａがオンになり、記憶素子１Ａは第１のビット線７０Ａを”Ｌ”レベルに印加する。よって、図５（ｂ）に示すように、第１のビット線７０Ａは”Ｌ”レベルの記憶信号ＭＳを図１の信号補正回路１９に伝達する。
【００３２】
（ハ）図１のプリチャージ回路１７で”Ｈ”レベルに印加されたリーク検知線７１において、リーク生成トランジスタＴｒ３１ａ〜Ｔｒ３１ｍでオフリーク電流が生じると、リーク生成回路１０Ａ〜１０Ｍはリーク検知線７１を負にバイアスする。よって、リーク検知線７１が信号補正回路１９に伝達するリーク信号ＬＳは、図５（ｃ） に示すように”Ｈ”レベルから”Ｌ”レベルに遷移する。
【００３３】
（ニ）リーク検知線７１が図１の信号補正回路１９に伝達するリーク信号ＬＳが、図５（ｃ）に示すように、時間ｔ２で”Ｌ”レベルの閾値に達するまでは、図２に示す信号補正回路１９は第１のスイッチングトランジスタＴｒ６１はオン、第２のスイッチングトランジスタＴｒ６２はオン、第３のスイッチングトランジスタＴｒ６０はオフとなる。よって、図１の信号補正回路１９は図５（ｄ）に示すように、時間ｔ２まで”Ｌ”レベルの信号を出力する。
【００３４】
（ホ）時間ｔ２以降は、”Ｌ”レベルの記憶信号ＭＳと”Ｌ”レベルのリーク信号ＬＳが図１の信号補正回路１９に伝達され、図２に示す信号補正回路１９は第１のスイッチングトランジスタＴｒ６１はオン、第２のスイッチングトランジスタＴｒ６２はオフ、第３のスイッチングトランジスタＴｒ６０はオフになる。よって、図１の信号補正回路１９は図５（ｄ）に示すように、時間ｔ２以降は出力信号ＳＳを出力しない。
【００３５】
以上のように、第１の実施の形態によれば、図１のデータ読み出しで指定された記憶素子１Ａが”Ｈ”レベルを記憶していたにもかかわらず、データ読み出しに指定されないその他の記憶素子１Ｂ〜１Ｍの第１の転送トランジスタＴｒ１ｂ〜Ｔｒ１ｍの複数で生ずるオフリーク電流により、第１のビット線７０Ａが伝達する記憶信号ＭＳが”Ｈ”レベルから”Ｌ”レベルに遷移する事態が生じても、信号補正回路１９により誤信号の出力を防止することが可能になる。なお、以上の動作態様において、記憶素子１Ａがデータ読み出しに指定されたものとして説明されているが、その他の記憶素子１Ｂ〜１Ｍの任意の記憶素子がデータ読み出しに指定された場合も同様の動作態様を図１の半導体記憶装置は示す。
【００３６】
なお、リーク生成トランジスタＴｒ３１ａ， Ｔｒ３１ｂ， … ， Ｔｒ３１ｍのゲートの面積は、信号補正回路１９が誤信号の出力を防止できる限りにおいて、記憶素子１Ａ， １Ｂ， … ， １Ｍの第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， …， Ｔｒ１ｍ及び第２の転送トランジスタＴｒ４ａ， Ｔｒ４ｂ， …， Ｔｒ４ｍのゲートの面積の１．５倍を下回るもの、あるいは３倍を上回るものでもよい。例えば、リーク生成トランジスタＴｒ３１ａ， Ｔｒ３１ｂ， … ， Ｔｒ３１ｍ、第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， …， Ｔｒ１ｍ及び第２の転送トランジスタＴｒ４ａ， Ｔｒ４ｂ， …， Ｔｒ４ｍについて、ゲートの面積が等しいものを使用し、リーク検知線７１に接続されるリーク生成素子１０Ａ， １０Ｂ， … ， １０Ｍ， …の数を、記憶素子１Ａ， １Ｂ， … ， １Ｍの数の１．５〜３倍としてもよい。
【００３７】
図６は、本発明に係る第１の実施の形態を、マトリックス状に配置された複数の記憶素子１ＡＡ〜１ＧＭを備える半導体記憶装置に適用した例である。すなわち、図６の半導体記憶装置は、第１列の記憶素子１ＡＡ， １ＡＢ， … ， １ＡＭ、第２列の記憶素子１ＢＡ， １ＢＢ， … ， １ＢＭ， …， 第Ｇ列の記憶素子１ＧＡ， １ＧＢ， … ， １ＧＭからなるＭ × Ｇ個に配置された記憶素子１ＡＡ〜１ＧＭの配列構造を有する。記憶素子１ＡＡ〜１ＧＭのそれぞれはＳＲＡＭであり、図１の記憶素子１Ａ， １Ｂ， … ， １Ｍと同様の回路構成を備えるものである。図６の第１列の複数の記憶素子１ＡＡ， １ＡＢ， … ， １ＡＭはビット線７０Ａ， ７０Ｂに、第２列の複数の記憶素子１ＢＡ， １ＢＢ， … ， １ＢＭはビット線７０Ｃ， ７０Ｄに、以下同様に繰り返し、第Ｇ列の複数の記憶素子１ＧＡ， １ＧＢ， … ， １ＧＭはビット線７０Ｍ， ７０Ｎに接続されている。ビット線７０Ａ， ７０Ｂ， … ， ７０Ｎの始端はプリチャージ回路１７に接続され、終端はそれぞれ信号補正回路２０Ａ， ２０Ｂ， … ， ２０Ｎに接続されている。
【００３８】
複数のリーク生成回路１０Ａ， １０Ｂ， … ， １０Ｍが接続されたリーク検知線７１は始端でプリチャージ回路１７に接続され、終端でリーク検知インバータ３５に接続される。リーク検知インバータ３５の出力は信号補正回路２０Ａ， ２０Ｂ， … ， ２０Ｎそれぞれに電気的に接続される。
【００３９】
図７は、図６でブラックボックスで示された信号補正回路２０Ａの回路図である。図７の信号補正回路２０Ａが図２の信号補正回路１９と異なるのは、第２のチャネルトランジスタＴｒ６２のゲートが、直接入力端子９１に電気的に接続されてる点であり、他は図２の信号補正回路１９と同じである。図６において、リーク検知線７１の終端にリーク検知インバータ３５を接続しているためである。他の信号補正回路２０Ｂ〜２０Ｎについても同じである。ここで、リーク検知線７１の終端にリーク検知インバータ３５を接続したのは、リーク検知線７１とビット線７０Ａ〜７０Ｎそれぞれの寄生容量を等しくするためである。
【００４０】
図６に示すような回路構成をとることにより、並列構造をとる半導体記憶装置においても、ビット線７０Ａ， ７０Ｂ， … ， ７０Ｎのそれぞれで生じるビット線リークに対処することが可能となる。なお、リーク検知線７１は、ビット線７０Ａ， ７０Ｂ， … ， ７０Ｎの数６４〜１２８本に対して、１本あることが好ましい。６４本未満に対して１本では、製造費用の上昇が考えられ、１２８本を超える数に１本では、装置の信頼性に影響を及ぼすことが考えられるからである。
【００４１】
（第２の実施の形態）
図８に示すように、第２の実施の形態が図１に示した第１の実施の形態と異なるのは、リーク生成回路１２Ａ， １２Ｂ， … ， １２Ｍが、ノーマリオフ状態のリーク生成トランジスタＴｒ３１ａ， Ｔｒ３１ｂ … ， Ｔｒ３１ｍにそれぞれ直列接続された、ノーマリオン状態の接地トランジスタＴｒ３２ａ， Ｔｒ３２ｂ … ， Ｔｒ３２ｍを更に備え、接地トランジスタＴｒ３２ａ〜Ｔｒ３２ｍを介して、リーク生成トランジスタＴｒ３１ａ〜Ｔｒ３１ｍそれぞれのソース領域が低位電源ＶＳＳに電気的に接続されていることである。
【００４２】
すなわち、リーク生成回路１２Ａ， １２Ｂ， … ， １２Ｍにおいては、ドレイン領域がリーク検知線７１に電気的に接続され、ゲートが低位電源ＶＳＳに電気的に接続されたノーマリオフ状態のリーク生成トランジスタＴｒ３１ａ， Ｔｒ３１ｂ … ， Ｔｒ３１ｍのソース領域に、ゲートが高位電源ＶＤＤに電気的に接続され、ソース領域が低位電源ＶＳＳに電気的に接続されたノーマリオン状態の接地トランジスタＴｒ３２ａ， Ｔｒ３２ｂ … ， Ｔｒ３２ｍのドレイン領域が電気的に接続されている。
【００４３】
リーク生成回路１２Ａ， １２Ｂ， … ， １２Ｍ以外の回路構成と、リーク検知線７１の伝達するリーク信号ＬＳ及び信号補正回路１９によって、第１のビット線７０Ａにおいて記憶信号ＭＳがビット線リークにより”Ｈ”レベルから”Ｌ”レベルの閾値に遷移する前に、出力データを確定する機能については、図１に示した半導体記憶装置と同様の原理を採用しているので、説明は省略する。
【００４４】
以上のような第３の実施の形態を採用することにより、記憶素子１Ａ，１Ｂ， … ， １Ｍがデータ読み出しに指定されず、かつ内部ノード６０ａ， ６０ｂ， … ， ６０ｍに”Ｌ”レベルを記憶している場合に、第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍでオフリーク電流が生じる条件と近い条件で、リーク生成トランジスタＴｒ３１ａ， Ｔｒ３１ｂ， … ， Ｔｒ３１ｍにオフリーク電流を生じさせることが可能となり、誤信号出力の防止をより高い信頼性で実現することが可能となる。
【００４５】
（第３の実施の形態）
第３の実施の形態が第１の実施の形態と異なるのは、図９に示すように、リーク生成回路３Ａ， ３Ｂ， … ， ３Ｍが、ノーマリオフ状態のリーク生成トランジスタＴｒ７ａ， Ｔｒ７ｂ， … ， Ｔｒ７ｍと、リーク生成トランジスタＴｒ７ａ〜Ｔｒ７ｍのソース領域を常に負にバイアスする固定記憶回路７Ａ， ７Ｂ， … ， ７Ｍを備える点である。
【００４６】
すなわち、リーク生成トランジスタＴｒ７ａ， Ｔｒ７ｂ， … ， Ｔｒ７ｍはドレイン領域がそれぞれリーク検知線７１に電気的に接続され、ゲートが低位電源ＶＳＳにそれぞれ電気的に接続される。リーク生成トランジスタＴｒ７ａ， Ｔｒ７ｂ， … ， Ｔｒ７ｍはｎＭＯＳトランジスタである。なお、リーク生成トランジスタＴｒ７ａ， Ｔｒ７ｂ， … ， Ｔｒ７ｍは、記憶素子１Ａ〜１Ｍの第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍ及び第２の転送トランジスタＴｒ４ａ， Ｔｒ４ｂ， … ， Ｔｒ４ｍよりもゲートの面積が１．５〜３倍、好ましくは２倍のものである。
【００４７】
固定記憶回路７Ａ， ７Ｂ， … ， ７Ｍは、ゲートとソース領域が短絡され、それぞれが高位電源ＶＤＤにいわゆるダイオード接続された電源供給用トランジスタＴｒ１０ａ， Ｔｒ１０ｂ， … ， Ｔｒ１０ｍ、ドレイン領域がリーク生成トランジスタＴｒ７ａ〜Ｔｒ７ｂのソース領域にそれぞれ電気的に接続された第１の固定記憶負荷素子Ｔｒ１１ａ， Ｔｒ１１ｂ， … ， Ｔｒ１１ｍ、ドレイン領域が第１の固定記憶負荷素子Ｔｒ１１ａ， Ｔｒ１１ｂ， … ， Ｔｒ１１ｍのドレイン領域にそれぞれ電気的に接続された第１の固定記憶ドライバトランジスタＴｒ８ａ， Ｔｒ８ｂ， … ， Ｔｒ８ｍ、ドレイン領域が電源供給用トランジスタＴｒ１０ａ， Ｔｒ１０ｂ， … ， Ｔｒ１０ｍのドレイン領域にそれぞれ電気的に接続された第２の固定記憶負荷素子Ｔｒ１２ａ， Ｔｒ１２ｂ， … ， Ｔｒ１２ｍ、ドレイン領域が電源供給用トランジスタＴｒ１０ａ， Ｔｒ１０ｂ， … ， Ｔｒ１０ｍのドレイン領域にそれぞれ電気的に接続された第２の固定記憶ドライバトランジスタＴｒ９ａ， Ｔｒ９ｂ， … ， Ｔｒ９ｍを備える。電源供給用トランジスタＴｒ１０ａ， Ｔｒ１０ｂ， … ， Ｔｒ１０ｍ、第１の固定記憶ドライバトランジスタＴｒ８ａ， Ｔｒ８ｂ， … ， Ｔｒ８ｍ、第２の固定記憶ドライバトランジスタＴｒ９ａ， Ｔｒ９ｂ， … ， Ｔｒ９ｍはそれぞれｎＭＯＳトランジスタである。第１の固定記憶負荷素子Ｔｒ１１ａ， Ｔｒ１１ｂ， … ， Ｔｒ１１ｍ、第２の固定記憶負荷素子Ｔｒ１２ａ， Ｔｒ１２ｂ， … ， Ｔｒ１２ｍはそれぞれｐＭＯＳトランジスタである。
【００４８】
第１の固定記憶負荷素子Ｔｒ１１ａ， Ｔｒ１１ｂ， … ， Ｔｒ１１ｍのソース領域及び第２の固定記憶負荷素子Ｔｒ１２ａ， Ｔｒ１２ｂ， … ， Ｔｒ１２ｍのソース領域はそれぞれ高位電源ＶＤＤに電気的に接続される。また、第１の固定記憶ドライバトランジスタＴｒ８ａ， Ｔｒ８ｂ， … ， Ｔｒ８ｍのソース領域及び第２の固定記憶ドライバトランジスタＴｒ９ａ， Ｔｒ９ｂ， … ， Ｔｒ９ｍのソース領域はそれぞれ低位電源ＶＳＳに電気的に接続される。第１の固定記憶負荷素子Ｔｒ１１ａ， Ｔｒ１１ｂ， … ， Ｔｒ１１ｍのゲートと第１の固定記憶ドライバトランジスタＴｒ８ａ， Ｔｒ８ｂ， … ， Ｔｒ８ｍのゲートは、それぞれ互いに電気的に接続され、ＣＭＯＳインバータの入力を構成している。また、第２の固定記憶負荷素子Ｔｒ１２ａ， Ｔｒ１２ｂ， … ， Ｔｒ１２ｍのゲートと第２の固定記憶ドライバトランジスタＴｒ９ａ， Ｔｒ９ｂ， … ， Ｔｒ９ｍのゲートも、それぞれ互いに電気的に接続され、ＣＭＯＳインバータの入力を構成している。第１の固定記憶負荷素子Ｔｒ１１ａ〜Ｔｒ１１ｍと第１の固定記憶ドライバトランジスタＴｒ８ａ〜Ｔｒ８ｍのそれぞれからなるＣＭＯＳインバータの出力は、リーク生成トランジスタＴｒ７ａ， Ｔｒ７ｂ， … ， Ｔｒ７ｍのソース領域にそれぞれ電気的に接続されると同時に、第２の固定記憶負荷素子Ｔｒ１２ａ〜Ｔｒ１２ｍと第２の固定記憶ドライバトランジスタＴｒ９ａ〜Ｔｒ９ｍのそれぞれからなるＣＭＯＳインバータの入力にフィードバックされる。第２の固定記憶負荷素子Ｔｒ１２ａ〜Ｔｒ１２ｍと第２の固定記憶ドライバトランジスタＴｒ９ａ〜Ｔｒ９ｍのそれぞれからなるＣＭＯＳインバータの出力は、電源供給用トランジスタＴｒ１０ａ， Ｔｒ１０ｂ， … ， Ｔｒ１０ｍのドレイン領域にそれぞれ電気的に接続されると同時に、第１の固定記憶負荷素子Ｔｒ１１ａ〜Ｔｒ１１ｍと第１の固定記憶ドライバトランジスタＴｒ８ａ〜Ｔｒ８ｍのそれぞれからなるＣＭＯＳインバータの入力にフィードバックされる。図９では、第１の固定記憶負荷素子Ｔｒ１１ａ， Ｔｒ１１ｂ， … ， Ｔｒ１１ｍのドレイン領域と、第１の固定記憶ドライバトランジスタＴｒ８ａ， Ｔｒ８ｂ， … ， Ｔｒ８ｍのドレイン領域のそれぞれが電気的に接続される箇所をノード９０ａ， ９０ｂ， … ， ９０ｍと定義している。このような構成をとることで、固定記憶回路７Ａ， ７Ｂ， … ， ７Ｍは、内部ノード９０ａ， ９０ｂ， … ， ９０ｍに常に”Ｌ”レベルを記憶する記憶回路を構成することができ、リーク生成トランジスタＴｒ７ａ， Ｔｒ７ｂ， … ， Ｔｒ７ｍのソース領域を常に負にバイアスする。
【００４９】
リーク生成回路３Ａ〜３Ｂ以外の回路構成や、リーク検知線７１の伝達するリーク信号ＬＳ及び信号補正回路１９によって、第１のビット線７０Ａにおいて記憶信号ＭＳがビット線リークにより”Ｈ”レベルから”Ｌ”レベルの閾値に遷移する前に、出力データを確定する機能については、図１に示した半導体記憶装置と同様の原理を採用しているので、説明は省略する。
【００５０】
以上のような第３の実施の形態を採用することにより、記憶素子１Ａ， １Ｂ， … ， １Ｍの第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍでオフリーク電流が生じる条件とほぼ等しい条件で、リーク生成回路３Ａ， ３Ｂ， … ， ３Ｍのリーク生成トランジスタＴｒ７ａ， Ｔｒ７ｂ， … ， Ｔｒ７ｍにオフリーク電流を生じさせることが可能となり、誤信号出力の防止をより高い信頼性で実現することが可能となる。
【００５１】
（第４の実施の形態）
図１０に示すように、第４の実施の形態に係る半導体記憶装置は、複数のワード線７６Ａ， ７６Ｂ， … ， ７６Ｍと、ワード線７６Ａ〜７６Ｍに直交する方向に走行する第１のビット線７２Ａ及び第２のビット線７２Ｂと、ワード線７６Ａ〜７６Ｍそれぞれに制御されて第１のビット線７２Ａ及び第２のビット線７２Ｂに信号を供給する複数の記憶素子２Ａ， ２Ｂ， … ， ２Ｍと、第１のビット線７２Ａと平行方向に走行するリーク検知線７３と、リーク検知線７３にリーク電流を供給する複数のリーク生成回路１３Ａ， １３Ｂ， … ， １３Ｍと、リーク検知線７３の電位状態を検知し、第１のビット線７２Ａの伝達信号を変化させる信号補正回路６１を備える。
【００５２】
図１０のリーク検知線７３に接続される複数のリーク生成回路１３Ａ， １３Ｂ， … ， １３Ｍは、それぞれリーク生成トランジスタＴｒ５１ａ， Ｔｒ５１ｂ， … ， Ｔｒ５１ｍを備える。リーク生成トランジスタＴｒ５１ａ， Ｔｒ５１ｂ， … ， Ｔｒ５１ｍは、ソース領域とゲートが短絡され、それぞれが低位電源ＶＳＳに電気的にいわゆるダイオード接続される。この結果、リーク生成トランジスタＴｒ５１ａ， Ｔｒ５１ｂ， … ， Ｔｒ５１ｍはノーマリオフ状態になる。また、リーク生成トランジスタＴｒ５１ａ， Ｔｒ５１ｂ， … ， Ｔｒ５１ｍのドレイン領域はそれぞれリーク検知線７３に電気的に接続される。リーク生成回路１３Ａ， １３Ｂ， … ， １３Ｍは、リーク生成トランジスタＴｒ５１ａ， Ｔｒ５１ｂ， … ， Ｔｒ５１ｍで生じるオフリーク電流をリーク検知線７３に供給し、リーク検知線７３を負にバイアスする。リーク検知線７３の始端には信号補正回路６１、終端には絶縁端子６２が接続されている。
【００５３】
対をなす第１のビット線７２Ａと第２のビット線７２Ｂには複数の記憶素子２Ａ， ２Ｂ， … ， ２Ｍが接続されている。第１のビット線７２Ａと第２のビット線７２Ｂはそれぞれ始端で信号補正回路６１に接続される。さらに、第１のビット線７２Ａと第２のビット線７２Ｂそれぞれの始端にはプリチャージ回路１８が接続されている。記憶素子２Ａ， ２Ｂ， … ， ２ＭはＳＲＡＭであり、構成するトランジスタの配置は図１の記憶素子１Ａ， １Ｂ， … ， １Ｍと同じであるので、説明は省略する。記憶素子２Ａ， ２Ｂ， … ， ２Ｍの第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍと第２の転送トランジスタＴｒ４ａ， Ｔｒ４ｂ， … ， Ｔｒ４ｍのゲートは、それぞれワード線７６Ａ， ７６Ｂ， … ， ７６Ｍに接続されている。第１のビット線７２Ａは、センスアンプ６３に信号を伝達し、センスアンプ６３は増幅信号を出力する。
【００５４】
ここで、リーク検知線７３、第１のビット線７２Ａ及び第２のビット線７２Ｂは寄生容量が同じものを使用する。リーク生成トランジスタＴｒ５１ａ， Ｔｒ５１ｂ， … ， Ｔｒ５１ｍ、第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍ及び第２の転送トランジスタＴｒ４ａ， Ｔｒ４ｂ， … ， Ｔｒ４ｍのそれぞれゲートの面積についても等しいものを使用する。また、リーク検知線７３に接続される複数のリーク生成回路１３Ａ， １３Ｂ， … ， １３Ｍの数と、対をなす第１のビット線７２Ａと第２のビット線７２Ｂに接続される複数の記憶素子２Ａ， ２Ｂ， … ， ２Ｍの数は同数になるようにする。たとえば、１本のリーク検知線７３には、２５６個のリーク生成回路１３Ａ， １３Ｂ， … １３Ｍを接続することが可能である。
【００５５】
図１１は、図１０においてブラックボックスで示された信号補正回路６１の一例であるカレントミラー回路である。カレントミラー回路は、ソース領域が高位電源ＶＤＤに電気的に接続され、ゲートとドレイン領域がいわゆるダイオード接続された検知トランジスタＴｒ７１と、ソース領域が高位電源ＶＤＤにそれぞれ電気的に接続され、ゲートが検知トランジスタＴｒ７１のゲートにそれぞれ電気的に接続された補充電流トランジスタＴｒ７２ａ， Ｔｒ７２ｂを備える。
【００５６】
検知トランジスタＴｒ７１のドレイン領域にはリーク検知電流出力端子９５が、補充電流トランジスタＴｒ７２ａ， Ｔｒ７２ｂのドレイン領域にはそれぞれ補充電流出力端子９６ａ， ９６ｂが電気的に接続される。なお、検知トランジスタＴｒ７１及び補充電流トランジスタＴｒ７２ａ， Ｔｒ７２ｂはｐＭＯＳトランジスタである。図１１のリーク検知電流出力端子９５、補充電流出力端子９６ａ， ９６ｂのそれぞれに、図１０のリーク検知線７３、第１のビット線７２Ａ及び第２のビット線７２Ｂを接続することにより、リーク検知線７３に供給されるリーク検知電流Ｉ１と同じ補充電流Ｉ２を第１のビット線７２Ａ及び第２のビット線７２Ｂに供給することが可能となる。
【００５７】
図１０に示す回路を備える半導体記憶装置において、第１のビット線７２Ａが誤信号を伝達するのを防止する原理は以下の通りである。
【００５８】
ここで、記憶素子２Ａがノード６０ａに”Ｈ”レベルを記憶しているものとして説明する。
【００５９】
（イ）ワード線７６Ａに”Ｈ”レベルの電圧が印加されると、記憶素子２Ａの第１の転送トランジスタＴｒ１ａがオンになる。
【００６０】
（ロ）第１のビット線７２Ａはプリチャージ回路１８Ａによって”Ｈ”レベルに印加されている。記憶素子２Ａは第１の転送トランジスタＴｒ１ａがオンになることにより、”Ｈ”レベルの信号を第１のビット線７２Ａに供給する。
【００６１】
（ハ）データ読み出しに指定されない記憶素子２Ｂ〜２Ｍの第１の転送トランジスタＴｒ１ｂ〜Ｔｒ１ｍの複数でオフリーク電流が生じると、記憶素子２Ｂ〜２Ｍの複数は第１のビット線７２Ａを負にバイアスする。
【００６２】
（ニ）リーク検知線７３においても、リーク生成回路１３Ａ， １３Ｂ， … ， １３Ｍのリーク生成トランジスタＴｒ５１ａ， Ｔｒ５１ｂ， … ， Ｔｒ５１ｍでオフリーク電流が生じると、リーク生成回路１３Ａ， １３Ｂ， … ， １３Ｍはリーク検知線７３を負にバイアスする。
【００６３】
（ホ）リーク生成回路１３Ａ， １３Ｂ， … ， １３Ｍがリーク検知線７３を負にバイアスすることにより、図１１に示す信号補正回路６１の検知トランジスタＴｒ７１がオンになり、リーク検知電流Ｉ１が図１０のリーク検知線７３に供給される。また、図１１の補充電流トランジスタＴｒ７２ａもオンになり、リーク検知電流Ｉ１と同じ補充電流Ｉ２が図１０の第１のビット線７２Ａに供給される。
【００６４】
以上のように、第１のビット線７２Ａにおいて、データ読み出しに指定されない記憶素子２Ｂ〜２Ｍの第１の転送トランジスタＴｒ１ｂ〜Ｔｒ１ｍの複数でオフリーク電流が生じ、第１のビット線７２Ａを負にバイアスしても、これを補う電流が信号補正回路６１から第１のビット線７２Ａに供給される。よって、ビット線リークが発生しうる条件でも、第１のビット線７２Ａは記憶素子２Ａから受ける”Ｈ”レベルの信号を正常にセンスアンプ６３に伝達することが可能となる。上述した動作態様は、記憶素子２Ａ以外の記憶素子２Ｂ〜２Ｍがデータ読み出しに指定された場合も同様である。また、第２のビット線７２Ｂにビット線リークが生じても、同様に伝達信号を補正することが可能である。
【００６５】
図１０に示した半導体記憶装置の変形として、第１のビット線７２Ａ及び第２のビット線７２Ｂの始端にプリチャージ回路を接続し、第１のビット線７２Ａの任意の箇所に信号補正回路６１から補充電流Ｉ２を供給しても良い。
【００６６】
図１２は、本発明に係る第４の実施の形態を、マトリックス状に配置された複数の記憶素子２ＡＡ〜２ＧＭを備える半導体記憶装置に適用した例である。図１２の半導体記憶装置は、第１列の記憶素子２ＡＡ， ２ＡＢ， … ， ２ＡＭ、第２列の記憶素子２ＢＡ， ２ＢＢ， … ， ２ＢＭ、 第Ｇ列の記憶素子２ＧＡ， ２ＧＢ， … ， ２ＧＭからなるＭ × Ｇ個に配列された記憶素子の配列構造を有する。記憶素子２ＡＡ〜２ＧＭのそれぞれはＳＲＡＭであり、図１０の記憶素子２Ａ， ２Ｂ， … ， ２Ｍと同様の回路構成を有するものである。第１列の記憶素子２ＡＡ， ２ＡＢ， … ， ２ＡＭはビット線７２Ａ， ７２Ｂに、第２列の記憶素子２ＢＡ， ２ＢＢ， … ， ２ＢＭはビット線７２Ｃ， ７２Ｄに、以下同様に繰り返し、第Ｇ列の記憶素子２ＧＡ， ２ＧＢ， … ， ２ＧＭはビット線７２Ｍ， ７２Ｎに接続されている。ビット線７２Ａ， ７２Ｂには始端でプリチャージ回路１８Ａが、ビット線７２Ｃ， ７２Ｄには始端でプリチャージ回路１８Ｂが、以下同様繰り返し、ビット線７２Ｍ， ７２Ｎには始端でプリチャージ回路１８Ｇが接続されている。さらに、信号補正回路６４がビット線７２Ａ〜７２Ｎそれぞれの始端に接続されている。また、ビット線７２Ａ， ７２Ｂ， … ， ７２Ｎは終端でそれぞれセンアンプ６３Ａ， ６３Ｂ， …， ６３Ｎに接続されている。
【００６７】
リーク検知線７３には複数のリーク生成回路１３Ａ， １３Ｂ， … ， １３Ｍが接続され、始端で信号補正回路６４に接続され、終端には絶縁端子６２が接続されている。
【００６８】
信号補正回路６４は、図１１で示された信号補正回路６１の補充電流トランジスタＴｒ７２ａ， Ｔｒ７２ｂを、図１２のビット線７２Ａ， ７２Ｂ， … ， ７２Ｎの数と同数に増設したものである。すなわち、検知トランジスタＴｒ７１のゲートに、複数の補充電流トランジスタＴｒ７２ａ， Ｔｒ７２ｂ， … ， Ｔｒ７２ｎのゲートがそれぞれ電気的に接続される。補充電流トランジスタＴｒ７２ａ， Ｔｒ７２ｂ， … ， Ｔｒ７２ｎそれぞれのソース領域は高位電源ＶＤＤに電気的に接続され、ドレイン領域はそれぞれビット線７２Ａ， ７２Ｂ， … ， ７２Ｎの始端に電気的に接続される。
【００６９】
図１２のような回路構成を採用することにより、複数のビット線７２Ａ〜７２Ｎの任意でビット線リークが生じても、リーク検知線７３に生じるリーク検知電流Ｉ１と同じ補充電流Ｉ２が信号補正回路６４からビット線７２Ａ〜７２Ｎのそれぞれに補充され、誤信号の伝達を防止することができる。なお、リーク検知線７３は、ビット線７２Ａ〜７２Ｎの数６４〜１２８に対して、１本あることが好ましい。６４本より少なくては、製造費用の上昇が考えられ、１２８本より多くては、装置の信頼性への影響が考えられるからである。
【００７０】
（第５の実施の形態）
図１３に示すように、第５の実施の形態が図１０に示した第４の実施の形態と異なるのは、リーク生成回路１４Ａ， １４Ｂ， … ， １４Ｍが、ノーマリオフ状態のリーク生成トランジスタＴｒ５１ａ， Ｔｒ５１ｂ … ， Ｔｒ５１ｍそれぞれに直列接続された、ノーマリオン状態の接地トランジスタＴｒ５２ａ， Ｔｒ５２ｂ … ， Ｔｒ５２ｍを更に備え、接地トランジスタＴｒ５２ａ〜Ｔｒ５２ｍを介して、リーク生成トランジスタＴｒ５１ａ〜Ｔｒ５１ｍそれぞれのソース領域が低位電源ＶＳＳに電気的に接続されていることである。
【００７１】
すなわち、リーク生成回路１４Ａ， １４Ｂ， … ， １４Ｍにおいては、ドレイン領域がリーク検知線７３に電気的に接続され、ゲートが低位電源ＶＳＳに電気的に接続されたノーマリオフ状態のリーク生成トランジスタＴｒ５１ａ， Ｔｒ５１ｂ … ， Ｔｒ５１ｍのソース領域に、ゲートが高位電源ＶＤＤに電気的に接続され、ソース領域が低位電源ＶＳＳに電気的に接続されたノーマリオン状態の接地トランジスタＴｒ５２ａ， Ｔｒ５２ｂ … ， Ｔｒ５２ｍのドレイン領域が電気的に接続されている。
【００７２】
その他の回路構成と、記憶信号読み出し時において、第１のビット線７２Ａでビット線リークが発生しても、これを補充する補充電流Ｉ２が信号補正回路６１から供給され、誤信号の伝達を防止する原理は、図１０に示した半導体記憶装置と同じであるので、説明は省略する。
【００７３】
図１３に示すようなリーク生成回路１４Ａ 〜 １４Ｍを採用することにより、記憶素子２Ａ 〜 ２Ｍの第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍでオフリーク電流が生じる条件と近い条件で、リーク生成トランジスタＴｒ５１ａ， Ｔｒ５１ｂ， … ， Ｔｒ５１ｍにオフリーク電流を生じさせることが可能となり、誤信号出力の防止をより高い信頼性で実現することが可能となる。
【００７４】
（第６の実施の形態）
第６の実施の形態が第４の実施の形態と異なるのは、図１４に示すように、リーク生成回路４Ａ， ４Ｂ， … ， ４Ｍが、ノーマリオフ状態のリーク生成トランジスタＴｒ１３ａ， Ｔｒ１３ｂ， … ， Ｔｒ１３ｍと、リーク生成トランジスタＴｒ１３ａ〜Ｔｒ１３ｍのソース領域を常に負にバイアスする固定記憶回路８Ａ， ８Ｂ， … ， ８Ｍを備える点である。
【００７５】
すなわち、リーク生成トランジスタＴｒ１３ａ， Ｔｒ１３ｂ， … ， Ｔｒ１３ｍはドレイン領域がリーク検知線７３に電気的に接続され、ゲートが低位電源ＶＳＳにそれぞれ電気的に接続される。リーク生成トランジスタＴｒ１３ａ， Ｔｒ１３ｂ， … ， Ｔｒ１３ｍはｎＭＯＳトランジスタである。また、リーク生成トランジスタＴｒ１３ａ， Ｔｒ１３ｂ， … ， Ｔｒ１３ｍは、記憶素子２Ａ， ２Ｂ， … ， ２Ｍの第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍとゲートの面積が同じものを採用している。
【００７６】
固定記憶回路８Ａ， ８Ｂ， … ， ８Ｍは、図９の固定記憶回路７Ａ， ７Ｂ， … ， ７Ｍと同じ回路構成であるので、説明は省略する。固定記憶回路８Ａ， ８Ｂ， … ， ８Ｍはノード９０ａ， ９０ｂ， … ， ９０ｍでリーク生成トランジスタＴｒ１３ａ， Ｔｒ１３ｂ， … ， Ｔｒ１３ｍのソース領域に電気的に接続され、リーク生成トランジスタＴｒ１３ａ， Ｔｒ１３ｂ， … ， Ｔｒ１３ｍのソース領域を常に負にバイアスする。
【００７７】
リーク生成回路４Ａ〜４Ｍ以外の回路構成と、記憶素子読み出し時において、第１のビット線７２Ａでビット線リークが発生しても、これを補充する補充電流Ｉ２が信号補正回路６１から供給され、誤信号の伝達を防止する原理は、図１０に示した半導体記憶装置と同じであるので、説明は省略する。
【００７８】
図１４に示すようなリーク生成回路４Ａ〜４Ｍを採用することにより、記憶素子２Ａ 〜 ２Ｍの第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍでオフリーク電流が生じる条件と近い条件で、リーク生成トランジスタＴｒ１３ａ， Ｔｒ１３ｂ， … ， Ｔｒ１３ｍにオフリーク電流を生じさせることが可能となり、誤信号出力の防止をより高い信頼性で実現することが可能となる。
【００７９】
【発明の効果】
本発明によれば、ビット線リークによる誤読み出しが生じない半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の回路図である。
【図２】本発明の第１の実施の形態に係る半導体記憶装置の信号補正回路の回路図である。
【図３】本発明の第１の実施の形態に係る半導体記憶装置の動作波形図である（その１）。
【図４】本発明の第１の実施の形態に係る半導体記憶装置の動作波形図である（その２）。
【図５】本発明の第１の実施の形態に係る半導体記憶装置の動作波形図である（その３）。
【図６】本発明の第１の実施の形態に係る半導体記憶装置の変形例の回路図である。
【図７】本発明の第１の実施の形態に係る半導体記憶装置の変形例の信号補正回路の回路図である。
【図８】本発明の第２の実施の形態に係る半導体記憶装置の回路図である。
【図９】本発明の第３の実施の形態に係る半導体記憶装置の回路図である。
【図１０】本発明の第４の実施の形態に係る半導体記憶装置の回路図である。
【図１１】本発明の第４の実施の形態に係る半導体記憶装置の信号補正回路の回路図である。
【図１２】本発明の第４の実施の形態に係る半導体記憶装置の回路図の変形例である。
【図１３】本発明の第５の実施の形態に係る半導体記憶装置の回路図である。
【図１４】本発明の第６の実施の形態に係る半導体記憶装置の回路図である。
【符号の説明】
１Ａ〜１Ｍ， １ＡＡ〜１ＧＭ， ２Ａ〜２Ｍ， ２ＡＡ〜２ＧＭ… 記憶素子
３Ａ〜３Ｍ， ４Ａ〜４Ｍ， １０Ａ〜１０Ｍ， １２Ａ〜１２Ｍ， １３Ａ〜１３Ｍ， １４Ａ〜１４Ｍ…リーク生成回路
７Ａ〜７Ｍ， ８Ａ〜８Ｍ…固定記憶回路
１７， １８， １８Ａ 〜１８Ｇ…プリチャージ回路
１９， ２０Ａ 〜 ２０Ｎ， ６１， ６４…信号補正回路
３５， ３６， ３７…インバータ
６３， ６３Ａ 〜 ６３Ｎ… センスアンプ
７１， ７３ …リーク検知線
６０ａ 〜 ６０ｍ ， ９０ａ 〜 ９０ｍ…ノード
６２…絶縁端子
９１， ９２…入力端子
９３， ９５， ９６ａ， ９６ｂ…出力端子
７０Ａ 〜 ７０Ｎ， ７２Ａ 〜 ７２Ｎ…ビット線
７５Ａ 〜 ７５Ｍ， ７６Ａ 〜 ７６Ｍ…ワード線
Ｔｒ１ａ 〜 Ｔｒ１ｍ， Ｔｒ２ａ 〜 Ｔｒ２ｍ， Ｔｒ３ａ 〜 Ｔｒ３ｍ， Ｔｒ４ａ 〜 Ｔｒ４ｍ， Ｔｒ７ａ 〜 Ｔｒ７ｍ， Ｔｒ８ａ 〜 Ｔｒ８ｍ， Ｔｒ９ａ 〜 Ｔｒ９ｍ， Ｔｒ１０ａ 〜 Ｔｒ１０ｍ， Ｔｒ１３ａ 〜 Ｔｒ１３ｍ， Ｔｒ３１ａ 〜 Ｔｒ３１ｍ， Ｔｒ３２ａ 〜 Ｔｒ３２ｍ， Ｔｒ５１ａ 〜 Ｔｒ５１ｍ， Ｔｒ５２ａ 〜 Ｔｒ５２ｍ， Ｔｒ６０…ｎＭＯＳトランジスタ
Ｔｒ５ａ 〜 Ｔｒ５ｍ， Ｔｒ６ａ 〜 Ｔｒ６ｍ， Ｔｒ１１ａ 〜 Ｔｒ１１ｍ， Ｔｒ１２ａ 〜 Ｔｒ１２ｍ， Ｔｒ６１， Ｔｒ６２， Ｔｒ７１， Ｔｒ７２ａ 〜 Ｔｒ７２ｎ…ｐＭＯＳトランジスタ
ＭＳ…メモリ信号
ＬＳ…リーク信号
ＳＳ…出力信号
ＶＤＤ…高位電源
ＶＳＳ…低位電源
Ｉ１， Ｉ２…電流
ｔ１， ｔ２， ｔ３…時間
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特にスタティックＲＡＭ（ＳＲＡＭ）に関する。
【０００２】
【従来の技術】
ＳＲＡＭは処理速度の速さなどから、中央処理装置（ＣＰＵ）とダイナミックＲＡＭ（ＤＲＡＭ）の間を接続し、システム全体の高速化およびデータ転送の効率化を図るためのキャッシュメモリなどに広く利用されてきている。ところが、ＳＲＡＭにおいては、読み出しに指定されない記憶素子において、転送トランジスタとしてのｎＭＯＳトランジスタでリーク電流が生ずるため、誤信号の伝達が生じる可能性があった。
【０００３】
例えば記憶素子読み出し時に、選択されない記憶素子のノードが一定の低レベル電位（以下、”Ｌ”レベルとする）の信号を保持していた場合、以下のようなリーク電流が生じる。一つは、ビット線がプリチャージ回路で一定の高レベル電位（以下、”Ｈ”レベルとする）にプリチャージされるときに、転送トランジスタのソース領域−ドレイン領域間に生じるチャネルリーク電流である。もう一つは、非選択の記憶素子ではワード線が”Ｌ”レベルのため、転送トランジスタのビット線−ワード線間で生じるゲートリーク電流である。これら２つをあわせた、いわゆるオフリーク電流がビット線に接続された非選択の記憶素子の転送トランジスタすべてで生じる可能性もある。すると、選択された記憶素子が”Ｈ”レベルを記憶しており、ビット線が”Ｈ”レベル信号を伝達しなければならない場合でも、非選択の記憶素子がオフリーク電流をビット線に供給し、ビット線を負にバイアスする事態が生じる。このため、ビット線の伝達信号が”Ｈ”レベルから”Ｌ”レベルに遷移し、ビット線が誤信号を伝達しうるという問題があった。
【０００４】
従来は、リーク電流が生じたビット線を電気的に遮断することにより、ＳＲＡＭのリーク不良に対処していた（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平１１−１６３６７ 号公報（第１−５頁、第１図）
【０００６】
【発明が解決しようとする課題】
しかし、リーク電流が生じたビット線経路を電気的に遮断することは、有効に利用されない記憶素子が存在することを意味する。しかし、１本のビット線には通常２５６近くの記憶素子が接続されており、複数のビット線でビット線リークが発生すると、有効に活用できない記憶素子の数は非常に大きくなる。よって、ビット線リークが発生したビット線を、電気的に遮断することなく有効に利用できる、誤信号出力防止回路が必要となっていた。本発明は上記課題を解決するためになされたものである。
【０００７】
上記問題点を鑑み、本発明は、ビット線リークによる誤信号の伝達を防止可能な半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、複数のワード線と、ワード線に直交する方向に走行する複数のビット線と、ワード線とビット線との交差箇所に対応してマトリックス状に配置され、トランジスタの遷移状態を記憶内容とし、ワード線に制御されてビット線に信号を供給する複数の記憶素子と、ビット線と平行方向に走行するリーク検知線と、リーク検知線にリーク電流を供給する複数のリーク生成回路と、リーク検知線の電位状態を検知し、ビット線の伝達信号を変化させる信号補正回路とを備えることを特徴とする半導体記憶装置であることを要旨とする。
【０００９】
【発明の実施の形態】
次に、図面を参照して、本発明の第１から第６の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。なお、以下の示す第１から第６の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１０】
（第１の実施の形態）
図１に示すように、本発明の第１の実施の形態に係る半導体記憶装置は、複数のワード線７５Ａ， ７５Ｂ， ・・・ ， ７５Ｍ、ワード線７５Ａ〜７５Ｍに直交する方向に走行する第１のビット線７０Ａ及び第２のビット線７０Ｂ、ワード線７５Ａ〜７５Ｍそれぞれに制御されて第１のビット線７０Ａ及び第２のビット線７０Ｂに信号を供給する複数の記憶素子１Ａ， １Ｂ， … ，１Ｍ、第１のビット線７０Ａと平行方向に走行するリーク検知線７１、リーク検知線７１にリーク電流を供給する複数のリーク生成回路１０Ａ， １０Ｂ， … ，１０Ｍ、リーク検知線７１が伝達するリーク信号ＬＳと第１のビット線７０Ａが伝達する記憶信号ＭＳを受け、出力信号ＳＳを出力する信号補正回路１９を備える。
【００１１】
図１のリーク検知線７１に接続される複数のリーク生成回路１０Ａ， １０Ｂ， … ，１０Ｍ は、それぞれリーク生成トランジスタＴｒ３１ａ， Ｔｒ３１ｂ， …， Ｔｒ３１ｍを備える。リーク生成トランジスタＴｒ３１ａ， Ｔｒ３１ｂ， … ， Ｔｒ３１ｍはそれぞれｎＭＯＳトランジスタである。リーク生成回路１０Ａのリーク生成トランジスタＴｒ３１ａは、ソース領域とゲートが短絡され、それぞれが低位電源ＶＳＳに電気的に接続された、いわゆる「ダイオード接続」である。この結果、リーク生成トランジスタＴｒ３１ａはノーマリオフ状態になる。また、リーク生成トランジスタＴｒ３１ａのドレイン領域はリーク検知線７１に電気的に接続される。他のリーク生成回路１０Ｂ〜１０Ｍも同様である。リーク生成回路１０Ａ〜１０Ｍは、それぞれリーク生成トランジスタＴｒ３１ａ〜Ｔｒ３１ｍで生じるオフリーク電流をリーク検知線７１に供給し、リーク検知線７１を負にバイアスする。
【００１２】
対をなす第１のビット線７０Ａと第２のビット線７０Ｂには、複数の記憶素子１Ａ， １Ｂ， … ， １Ｍが接続されている。記憶素子１Ａ， １Ｂ， … ， １ＭはＳＲＡＭのメモリセルであり、それぞれドレイン領域が第１のビット線７０Ａに電気的に接続された第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍ 、それぞれドレイン領域が第２のビット線７０Ｂに電気的に接続された第２の転送トランジスタＴｒ４ａ， Ｔｒ４ｂ， … ， Ｔｒ４ｍ、それぞれドレイン領域が第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍのソース領域に電気的に接続された第１の負荷素子Ｔｒ５ａ， Ｔｒ５ｂ， … ， Ｔｒ５ｍ、それぞれドレイン領域が第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍのソース領域に電気的に接続された第１のドライバトランジスタＴｒ２ａ， Ｔｒ２ｂ， … ， Ｔｒ２ｍ、それぞれドレイン領域が第２の転送トランジスタＴｒ４ａ， Ｔｒ４ｂ， … ， Ｔｒ４ｍのソース領域に電気的に接続された第２の負荷素子Ｔｒ６ａ， Ｔｒ６ｂ， … ， Ｔｒ６ｍ、それぞれドレイン領域が第２の転送トランジスタＴｒ４ａ， Ｔｒ４ｂ， … ， Ｔｒ４ｍのソース領域に電気的に接続された第２のドライバトランジスタＴｒ３ａ， Ｔｒ３ｂ， … ， Ｔｒ３ｍを備える。第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍ 、第２の転送トランジスタＴｒ４ａ， Ｔｒ４ｂ， … ， Ｔｒ４ｍ、第１のドライバトランジスタＴｒ２ａ， Ｔｒ２ｂ， … ， Ｔｒ２ｍ、第２のドライバトランジスタＴｒ３ａ， Ｔｒ３ｂ， … ， Ｔｒ３ｍはそれぞれｎＭＯＳトランジスタである。第１の負荷素子Ｔｒ５ａ， Ｔｒ５ｂ， … ， Ｔｒ５ｍ、第２の負荷素子Ｔｒ６ａ， Ｔｒ６ｂ， … ， Ｔｒ６ｍはそれぞれｐＭＯＳトランジスタである。図１では、第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍのソース領域と、第１の負荷素子Ｔｒ５ａ， Ｔｒ５ｂ， … ， Ｔｒ５ｍのドレイン領域と、第１のドライバトランジスタＴｒ２ａ， Ｔｒ２ｂ， … ， Ｔｒ２ｍのドレイン領域のそれぞれが接続される箇所をノード６０ａ， ６０ｂ， … ， ６０ｍと定義している。なお、第１の転送トランジスタＴｒ１ａ〜Ｔｒ１ｍと第２の転送トランジスタＴｒ４ａ〜Ｔｒ４ｍにおいて、「ソース領域」及び「ドレイン領域」は互いに交換可能であり、どちらを「ソース領域」若しくは「ドレイン領域」と呼ぶかは単なる名称の選択に過ぎない。
【００１３】
第１の負荷素子Ｔｒ５ａ， Ｔｒ５ｂ， … ， Ｔｒ５ｍのソース領域及び第２の負荷素子Ｔｒ６ａ， Ｔｒ６ｂ， … ， Ｔｒ６ｍのソース領域にはそれぞれ高位電源ＶＤＤが電気的に接続される。また、第１のドライバトランジスタＴｒ２ａ， Ｔｒ２ｂ， … ， Ｔｒ２ｍのソース領域及び第２のドライバトランジスタＴｒ３ａ， Ｔｒ３ｂ， … ， Ｔｒ３ｍのソース領域にはそれぞれ低位電源ＶＳＳが電気的に接続される。第１の負荷素子Ｔｒ５ａ， Ｔｒ５ｂ， … ， Ｔｒ５ｍのゲートと第１のドライバトランジスタＴｒ２ａ， Ｔｒ２ｂ， … ， Ｔｒ２ｍのゲートは、それぞれ互いに電気的に接続され、ＣＭＯＳインバータの入力を構成している。また、第２の負荷素子Ｔｒ６ａ， Ｔｒ６ｂ， … ， Ｔｒ６ｍのゲートと第２のドライバトランジスタＴｒ３ａ， Ｔｒ３ｂ， … ， Ｔｒ３ｍのゲートも、それぞれ互いに電気的に接続され、ＣＭＯＳインバータの入力を構成している。第１の負荷素子Ｔｒ５ａ〜Ｔｒ５ｍと第１のドライバトランジスタＴｒ２ａ〜Ｔｒ２ｍのそれぞれからなるＣＭＯＳインバータの出力は、第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍのソース領域にそれぞれ電気的に接続されると同時に、第２の負荷素子Ｔｒ６ａ〜Ｔｒ６ｍと第２のドライバトランジスタＴｒ３ａ〜Ｔｒ３ｍのそれぞれからなるＣＭＯＳインバータの入力にフィードバックされる。第２の負荷素子Ｔｒ６ａ〜Ｔｒ６ｍと第２のドライバトランジスタＴｒ３ａ〜Ｔｒ３ｍのそれぞれからなるＣＭＯＳインバータの出力は、第２の転送トランジスタＴｒ４ａ， Ｔｒ４ｂ， … ， Ｔｒ４ｍのソース領域にそれぞれ電気的に接続されると同時に、第１の負荷素子Ｔｒ５ａ〜Ｔｒ５ｍと第１のドライバトランジスタＴｒ２ａ〜Ｔｒ２ｍのそれぞれからなるＣＭＯＳインバータの入力にフィードバックされる。第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍのゲート及び第２の転送トランジスタＴｒ４ａ， Ｔｒ４ｂ， … ， Ｔｒ４ｍのゲートは、ワード線７５Ａ， ７５Ｂ， …， ７５Ｍにそれぞれ電気的に接続される。
【００１４】
ここで、リーク検知線７１の寄生容量が、第１のビット線７０Ａ及び第２のビット線７０Ｂの寄生容量とほぼ等しくなるようにする。リーク検知線７１に接続される複数のリーク生成回路１０Ａ， １０Ｂ， … １０Ｍの数と、第１のビット線７０Ａ及び第２のビット線７０Ｂに接続される複数の記憶素子１Ａ， １Ｂ， … ，１Ｍの数についても、同数になるようにする。たとえば、１本のリーク検知線７１には、２５６個のリーク生成回路１０Ａ， １０Ｂ， … １０Ｍを接続することが可能である。また、リーク生成トランジスタＴｒ３１ａ， Ｔｒ３１ｂ … ，Ｔｒ３１ｍは、第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍ及び第２の転送トランジスタＴｒ４ａ， Ｔｒ４ｂ， … ， Ｔｒ４ｍよりも、ゲートの面積が１．５〜３倍、好ましくは２倍の大きさを有するものを使用する。
【００１５】
図２は、図１でブラックボックスで示された信号補正回路１９の一例である。この信号補正回路１９は、リーク検知線７１が伝達する信号ＬＳを受ける第１のインバータ３６と、ソース領域が高位電源ＶＤＤに電気的に接続され、ビット線７０Ａが伝達する信号ＭＳにより導通状態が制御される第１のスイッチングトランジスタＴｒ６１と、ソース領域が第１のスイッチングトランジスタＴｒ６１のドレイン領域に電気的に接続され、第１のインバータ３６の出力する信号に導通状態を制御される第２のスイッチングトランジスタＴｒ６２と、ドレイン領域が第２のスイッチングトランジスタＴｒ６２のドレイン領域に電気的に接続され、ビット線７０Ａが伝達する信号ＭＳにより導通状態が制御され、ソース領域が低位電源ＶＳＳに電気的に接続された第３のスイッチングトランジスタＴｒ６０と、第３のスイッチングトランジスタＴｒ６０のドレイン領域に電気的に接続された第２のインバータ３７を備える。
【００１６】
図１の第１のビット線７０Ａは図２の入力端子９２で信号補正回路１９に接続され、入力端子９２は第１のスイッチングトランジスタＴｒ６１のゲートと第３のスイッチングトランジスタＴｒ６０のゲートそれぞれに電気的に接続される。図１のリーク検知線７１は図２の入力端子９１で信号補正回路１９に接続され、入力端子９１は第１のインバータ３６に電気的に接続される。また、第２のインバータ３７は出力端子９３に電気的に接続され、信号補正回路１９の出力信号ＳＳは出力端子９３より外部に伝達される。ここで、第１のスイッチングトランジスタＴｒ６１、第２のスイッチングトランジスタＴｒ６２はそれぞれｐＭＯＳトランジスタであり、第３のスイッチングトランジスタＴｒ６０はｎＭＯＳトランジスタである。
【００１７】
図１に示す回路を備える半導体記憶装置において、第１のビット線７０Ａが伝達する誤信号の出力を防止する動作原理は、記憶素子１Ａ， １Ｂ， … ， １Ｍそれぞれの内部ノード６０ａ， ６０ｂ， … ， ６０ｍの電位状態によって記憶される記憶信号、第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ，Ｔｒ１ｍ及びリーク生成トランジスタＴｒ３１ａ， Ｔｒ３１ｂ， … ， Ｔｒ３１ｍそれぞれでのオフリーク電流の有無に依存する。したがって、以下においては、オフリーク電流が生じる場合と生じない場合とに分けて、記憶素子１Ａがデータ読み出しに指定され、記憶素子１Ｂ〜１Ｍがデータ読み出しに指定されない状態における動作を説明する。記憶素子１Ａのノード６０ａには”Ｈ”レベルの信号又は”Ｌ”レベルの信号が記憶される。
【００１８】
（ａ）”Ｈ”レベルの信号が記憶され、オフリーク電流が生じない場合：
（イ）図３（ａ）に示すように、時間ｔ１でワード線７５Ａに”Ｈ”レベルの電圧が印加されると、図１のワード線７５Ａにゲートが電気的に接続された記憶素子１Ａの第１の転送トランジスタＴｒ１ａがオン状態になる。
【００１９】
（ロ）第１のビット線７０Ａはプリチャージ回路１７によって”Ｈ”レベルに印加されている。第１の転送トランジスタＴｒ１ａがオンになることにより、”Ｈ”レベルの信号が第１のビット線７０Ａに供給される。
【００２０】
（ハ）記憶素子１Ｂ〜１Ｍの第１の転送トランジスタＴｒ１ｂ〜Ｔｒ１ｍでオフリーク電流が生じない場合は、第１のビット線７０Ａは図３（ｂ）に示すように”Ｈ”レベルの記憶信号ＭＳを図１の信号補正回路１９に伝達する。
【００２１】
（ニ）リーク検知線７１においても、リーク生成トランジスタＴｒ３１ａ〜Ｔｒ３１ｍでオフリーク電流が生じなければ、図３（ｃ）に示すようにリーク検知線７１はプリチャージ回路１７でプリチャージされた”Ｈ”レベルのリーク信号ＬＳを図１の信号補正回路１９に伝達する。
【００２２】
（ホ）記憶信号ＭＳとリーク信号ＬＳを受けた信号補正回路１９は、図２において、第１のスイッチングトランジスタＴｒ６１はオフ、第２のスイッチングトランジスタＴｒ６２はオン、第３のスイッチングトランジスタＴｒ６０はオンとなり、図３（ｄ）に示すように”Ｈ”レベルの出力信号ＳＳを出力する。
【００２３】
（ｂ）”Ｈ”レベルの信号が記憶され、オフリーク電流が生じる場合：
（イ）図４（ａ）に示すように、時間ｔ１でワード線７５Ａに”Ｈ”レベルの電圧が印加されると、図１のワード線７５Ａにゲートが電気的に接続された記憶素子１Ａの第１の転送トランジスタＴｒ１ａがオン状態になる。
【００２４】
（ロ）第１のビット線７０Ａはプリチャージ回路１７によって”Ｈ”レベルに印加されている。また、記憶素子１Ａも第１の転送トランジスタＴｒ１ａがオンになったことにより、”Ｈ”レベルの信号を第１のビット線７０Ａに供給する。
【００２５】
（ハ）データ読み出しに指定されない記憶素子１Ｂ〜１Ｍの第１の転送トランジスタＴｒ１ｂ〜Ｔｒ１ｍの複数でオフリーク電流が生じると、第１のビット線７０Ａは負にバイアスされる。よって、図４（ｂ）に示すように、第１のビット線７０Ａが図１の信号補正回路１９に伝達する記憶信号ＭＳは”Ｈ”レベルから”Ｌ”レベルに遷移する。
【００２６】
（ニ）プリチャージ回路１７で”Ｈ”レベルに印加されたリーク検知線７１においても、リーク生成トランジスタＴｒ３１ａ， Ｔｒ３１ｂ， … ， Ｔｒ３１ｍでオフリーク電流が生じると、リーク生成回路１０Ａ， １０Ｂ， … ， １０Ｍはリーク検知線７１を負にバイアスする。よって、図４（ｃ）に示すようにリーク検知線７１が伝達するリーク信号ＬＳは”Ｈ”レベルから”Ｌ”レベルに遷移する。
【００２７】
（ホ）図１のリーク生成トランジスタＴｒ３１ａ〜Ｔｒ３１ｍは記憶素子１Ａ〜１Ｍの第１の転送トランジスタＴｒ１ａ〜Ｔｒ１ｍよりもゲートの面積が大きい。よって、図４（ｂ）及び（ｃ）に示すように、リーク検知線７１が伝達するリーク信号ＬＳは、第１のビット線７０Ａが伝達する記憶信号ＭＳよりも早く、時間ｔ２で”Ｌ”レベルの閾値に達する。
【００２８】
（へ）時間ｔ２から記憶信号ＭＳが”Ｌ”レベルの閾値に達する時間ｔ３までの間、図１の信号補正回路１９には”Ｈ”レベルの記憶信号ＭＳと”Ｌ”レベルのリーク信号ＬＳが伝達される。この場合、図２の信号補正回路１９において、第１のスイッチングトランジスタＴｒ６１はオフ、第２のスイッチングトランジスタＴｒ６２はオフ、第３のスイッチングトランジスタＴｒ６０はオンとなり、図１の信号補正回路１９は図４（ｄ）に示すように時間ｔ３まで”Ｈ”レベルの出力信号ＳＳを出力する。
【００２９】
（ト）時間ｔ３以降は、図１の信号補正回路１９に”Ｌ”レベルの記憶信号ＭＳと”Ｌ”レベルのリーク信号ＬＳが伝達される。この場合、図２の信号補正回路１９において、第１のスイッチングトランジスタＴｒ６１はオン、第２のスイッチングトランジスタＴｒ６２はオフ、第３のスイッチングトランジスタＴｒ６０はオフとなり、図１の信号補正回路１９は図４（ｄ）に示したように時間ｔ３以降は出力信号ＳＳを出力しない。
【００３０】
（ｃ）ノード６０ａに”Ｌ”レベルの信号が記憶され、オフリーク電流が生じる場合：
（イ）図５（ａ）に示すように、時間ｔ１でワード線７５Ａに”Ｈ”レベルの電圧が印加されると、図１のワード線７５Ａにゲートが電気的に接続された記憶素子１Ａの第１の転送トランジスタＴｒ１ａがオン状態になる。
【００３１】
（ロ）第１のビット線７０Ａは、プリチャージ回路１７で”Ｈ”レベルに印加されている。しかし、記憶素子１Ａの第１の転送トランジスタＴｒ１ａがオンになり、記憶素子１Ａは第１のビット線７０Ａを”Ｌ”レベルに印加する。よって、図５（ｂ）に示すように、第１のビット線７０Ａは”Ｌ”レベルの記憶信号ＭＳを図１の信号補正回路１９に伝達する。
【００３２】
（ハ）図１のプリチャージ回路１７で”Ｈ”レベルに印加されたリーク検知線７１において、リーク生成トランジスタＴｒ３１ａ〜Ｔｒ３１ｍでオフリーク電流が生じると、リーク生成回路１０Ａ〜１０Ｍはリーク検知線７１を負にバイアスする。よって、リーク検知線７１が信号補正回路１９に伝達するリーク信号ＬＳは、図５（ｃ） に示すように”Ｈ”レベルから”Ｌ”レベルに遷移する。
【００３３】
（ニ）リーク検知線７１が図１の信号補正回路１９に伝達するリーク信号ＬＳが、図５（ｃ）に示すように、時間ｔ２で”Ｌ”レベルの閾値に達するまでは、図２に示す信号補正回路１９は第１のスイッチングトランジスタＴｒ６１はオン、第２のスイッチングトランジスタＴｒ６２はオン、第３のスイッチングトランジスタＴｒ６０はオフとなる。よって、図１の信号補正回路１９は図５（ｄ）に示すように、時間ｔ２まで”Ｌ”レベルの信号を出力する。
【００３４】
（ホ）時間ｔ２以降は、”Ｌ”レベルの記憶信号ＭＳと”Ｌ”レベルのリーク信号ＬＳが図１の信号補正回路１９に伝達され、図２に示す信号補正回路１９は第１のスイッチングトランジスタＴｒ６１はオン、第２のスイッチングトランジスタＴｒ６２はオフ、第３のスイッチングトランジスタＴｒ６０はオフになる。よって、図１の信号補正回路１９は図５（ｄ）に示すように、時間ｔ２以降は出力信号ＳＳを出力しない。
【００３５】
以上のように、第１の実施の形態によれば、図１のデータ読み出しで指定された記憶素子１Ａが”Ｈ”レベルを記憶していたにもかかわらず、データ読み出しに指定されないその他の記憶素子１Ｂ〜１Ｍの第１の転送トランジスタＴｒ１ｂ〜Ｔｒ１ｍの複数で生ずるオフリーク電流により、第１のビット線７０Ａが伝達する記憶信号ＭＳが”Ｈ”レベルから”Ｌ”レベルに遷移する事態が生じても、信号補正回路１９により誤信号の出力を防止することが可能になる。なお、以上の動作態様において、記憶素子１Ａがデータ読み出しに指定されたものとして説明されているが、その他の記憶素子１Ｂ〜１Ｍの任意の記憶素子がデータ読み出しに指定された場合も同様の動作態様を図１の半導体記憶装置は示す。
【００３６】
なお、リーク生成トランジスタＴｒ３１ａ， Ｔｒ３１ｂ， … ， Ｔｒ３１ｍのゲートの面積は、信号補正回路１９が誤信号の出力を防止できる限りにおいて、記憶素子１Ａ， １Ｂ， … ， １Ｍの第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， …， Ｔｒ１ｍ及び第２の転送トランジスタＴｒ４ａ， Ｔｒ４ｂ， …， Ｔｒ４ｍのゲートの面積の１．５倍を下回るもの、あるいは３倍を上回るものでもよい。例えば、リーク生成トランジスタＴｒ３１ａ， Ｔｒ３１ｂ， … ， Ｔｒ３１ｍ、第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， …， Ｔｒ１ｍ及び第２の転送トランジスタＴｒ４ａ， Ｔｒ４ｂ， …， Ｔｒ４ｍについて、ゲートの面積が等しいものを使用し、リーク検知線７１に接続されるリーク生成素子１０Ａ， １０Ｂ， … ， １０Ｍ， …の数を、記憶素子１Ａ， １Ｂ， … ， １Ｍの数の１．５〜３倍としてもよい。
【００３７】
図６は、本発明に係る第１の実施の形態を、マトリックス状に配置された複数の記憶素子１ＡＡ〜１ＧＭを備える半導体記憶装置に適用した例である。すなわち、図６の半導体記憶装置は、第１列の記憶素子１ＡＡ， １ＡＢ， … ， １ＡＭ、第２列の記憶素子１ＢＡ， １ＢＢ， … ， １ＢＭ， …， 第Ｇ列の記憶素子１ＧＡ， １ＧＢ， … ， １ＧＭからなるＭ × Ｇ個に配置された記憶素子１ＡＡ〜１ＧＭの配列構造を有する。記憶素子１ＡＡ〜１ＧＭのそれぞれはＳＲＡＭであり、図１の記憶素子１Ａ， １Ｂ， … ， １Ｍと同様の回路構成を備えるものである。図６の第１列の複数の記憶素子１ＡＡ， １ＡＢ， … ， １ＡＭはビット線７０Ａ， ７０Ｂに、第２列の複数の記憶素子１ＢＡ， １ＢＢ， … ， １ＢＭはビット線７０Ｃ， ７０Ｄに、以下同様に繰り返し、第Ｇ列の複数の記憶素子１ＧＡ， １ＧＢ， … ， １ＧＭはビット線７０Ｍ， ７０Ｎに接続されている。ビット線７０Ａ， ７０Ｂ， … ， ７０Ｎの始端はプリチャージ回路１７に接続され、終端はそれぞれ信号補正回路２０Ａ， ２０Ｂ， … ， ２０Ｎに接続されている。
【００３８】
複数のリーク生成回路１０Ａ， １０Ｂ， … ， １０Ｍが接続されたリーク検知線７１は始端でプリチャージ回路１７に接続され、終端でリーク検知インバータ３５に接続される。リーク検知インバータ３５の出力は信号補正回路２０Ａ， ２０Ｂ， … ， ２０Ｎそれぞれに電気的に接続される。
【００３９】
図７は、図６でブラックボックスで示された信号補正回路２０Ａの回路図である。図７の信号補正回路２０Ａが図２の信号補正回路１９と異なるのは、第２のチャネルトランジスタＴｒ６２のゲートが、直接入力端子９１に電気的に接続されてる点であり、他は図２の信号補正回路１９と同じである。図６において、リーク検知線７１の終端にリーク検知インバータ３５を接続しているためである。他の信号補正回路２０Ｂ〜２０Ｎについても同じである。ここで、リーク検知線７１の終端にリーク検知インバータ３５を接続したのは、リーク検知線７１とビット線７０Ａ〜７０Ｎそれぞれの寄生容量を等しくするためである。
【００４０】
図６に示すような回路構成をとることにより、並列構造をとる半導体記憶装置においても、ビット線７０Ａ， ７０Ｂ， … ， ７０Ｎのそれぞれで生じるビット線リークに対処することが可能となる。なお、リーク検知線７１は、ビット線７０Ａ， ７０Ｂ， … ， ７０Ｎの数６４〜１２８本に対して、１本あることが好ましい。６４本未満に対して１本では、製造費用の上昇が考えられ、１２８本を超える数に１本では、装置の信頼性に影響を及ぼすことが考えられるからである。
【００４１】
（第２の実施の形態）
図８に示すように、第２の実施の形態が図１に示した第１の実施の形態と異なるのは、リーク生成回路１２Ａ， １２Ｂ， … ， １２Ｍが、ノーマリオフ状態のリーク生成トランジスタＴｒ３１ａ， Ｔｒ３１ｂ … ， Ｔｒ３１ｍにそれぞれ直列接続された、ノーマリオン状態の接地トランジスタＴｒ３２ａ， Ｔｒ３２ｂ … ， Ｔｒ３２ｍを更に備え、接地トランジスタＴｒ３２ａ〜Ｔｒ３２ｍを介して、リーク生成トランジスタＴｒ３１ａ〜Ｔｒ３１ｍそれぞれのソース領域が低位電源ＶＳＳに電気的に接続されていることである。
【００４２】
すなわち、リーク生成回路１２Ａ， １２Ｂ， … ， １２Ｍにおいては、ドレイン領域がリーク検知線７１に電気的に接続され、ゲートが低位電源ＶＳＳに電気的に接続されたノーマリオフ状態のリーク生成トランジスタＴｒ３１ａ， Ｔｒ３１ｂ … ， Ｔｒ３１ｍのソース領域に、ゲートが高位電源ＶＤＤに電気的に接続され、ソース領域が低位電源ＶＳＳに電気的に接続されたノーマリオン状態の接地トランジスタＴｒ３２ａ， Ｔｒ３２ｂ … ， Ｔｒ３２ｍのドレイン領域が電気的に接続されている。
【００４３】
リーク生成回路１２Ａ， １２Ｂ， … ， １２Ｍ以外の回路構成と、リーク検知線７１の伝達するリーク信号ＬＳ及び信号補正回路１９によって、第１のビット線７０Ａにおいて記憶信号ＭＳがビット線リークにより”Ｈ”レベルから”Ｌ”レベルの閾値に遷移する前に、出力データを確定する機能については、図１に示した半導体記憶装置と同様の原理を採用しているので、説明は省略する。
【００４４】
以上のような第３の実施の形態を採用することにより、記憶素子１Ａ，１Ｂ， … ， １Ｍがデータ読み出しに指定されず、かつ内部ノード６０ａ， ６０ｂ， … ， ６０ｍに”Ｌ”レベルを記憶している場合に、第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍでオフリーク電流が生じる条件と近い条件で、リーク生成トランジスタＴｒ３１ａ， Ｔｒ３１ｂ， … ， Ｔｒ３１ｍにオフリーク電流を生じさせることが可能となり、誤信号出力の防止をより高い信頼性で実現することが可能となる。
【００４５】
（第３の実施の形態）
第３の実施の形態が第１の実施の形態と異なるのは、図９に示すように、リーク生成回路３Ａ， ３Ｂ， … ， ３Ｍが、ノーマリオフ状態のリーク生成トランジスタＴｒ７ａ， Ｔｒ７ｂ， … ， Ｔｒ７ｍと、リーク生成トランジスタＴｒ７ａ〜Ｔｒ７ｍのソース領域を常に負にバイアスする固定記憶回路７Ａ， ７Ｂ， … ， ７Ｍを備える点である。
【００４６】
すなわち、リーク生成トランジスタＴｒ７ａ， Ｔｒ７ｂ， … ， Ｔｒ７ｍはドレイン領域がそれぞれリーク検知線７１に電気的に接続され、ゲートが低位電源ＶＳＳにそれぞれ電気的に接続される。リーク生成トランジスタＴｒ７ａ， Ｔｒ７ｂ， … ， Ｔｒ７ｍはｎＭＯＳトランジスタである。なお、リーク生成トランジスタＴｒ７ａ， Ｔｒ７ｂ， … ， Ｔｒ７ｍは、記憶素子１Ａ〜１Ｍの第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍ及び第２の転送トランジスタＴｒ４ａ， Ｔｒ４ｂ， … ， Ｔｒ４ｍよりもゲートの面積が１．５〜３倍、好ましくは２倍のものである。
【００４７】
固定記憶回路７Ａ， ７Ｂ， … ， ７Ｍは、ゲートとソース領域が短絡され、それぞれが高位電源ＶＤＤにいわゆるダイオード接続された電源供給用トランジスタＴｒ１０ａ， Ｔｒ１０ｂ， … ， Ｔｒ１０ｍ、ドレイン領域がリーク生成トランジスタＴｒ７ａ〜Ｔｒ７ｂのソース領域にそれぞれ電気的に接続された第１の固定記憶負荷素子Ｔｒ１１ａ， Ｔｒ１１ｂ， … ， Ｔｒ１１ｍ、ドレイン領域が第１の固定記憶負荷素子Ｔｒ１１ａ， Ｔｒ１１ｂ， … ， Ｔｒ１１ｍのドレイン領域にそれぞれ電気的に接続された第１の固定記憶ドライバトランジスタＴｒ８ａ， Ｔｒ８ｂ， … ， Ｔｒ８ｍ、ドレイン領域が電源供給用トランジスタＴｒ１０ａ， Ｔｒ１０ｂ， … ， Ｔｒ１０ｍのドレイン領域にそれぞれ電気的に接続された第２の固定記憶負荷素子Ｔｒ１２ａ， Ｔｒ１２ｂ， … ， Ｔｒ１２ｍ、ドレイン領域が電源供給用トランジスタＴｒ１０ａ， Ｔｒ１０ｂ， … ， Ｔｒ１０ｍのドレイン領域にそれぞれ電気的に接続された第２の固定記憶ドライバトランジスタＴｒ９ａ， Ｔｒ９ｂ， … ， Ｔｒ９ｍを備える。電源供給用トランジスタＴｒ１０ａ， Ｔｒ１０ｂ， … ， Ｔｒ１０ｍ、第１の固定記憶ドライバトランジスタＴｒ８ａ， Ｔｒ８ｂ， … ， Ｔｒ８ｍ、第２の固定記憶ドライバトランジスタＴｒ９ａ， Ｔｒ９ｂ， … ， Ｔｒ９ｍはそれぞれｎＭＯＳトランジスタである。第１の固定記憶負荷素子Ｔｒ１１ａ， Ｔｒ１１ｂ， … ， Ｔｒ１１ｍ、第２の固定記憶負荷素子Ｔｒ１２ａ， Ｔｒ１２ｂ， … ， Ｔｒ１２ｍはそれぞれｐＭＯＳトランジスタである。
【００４８】
第１の固定記憶負荷素子Ｔｒ１１ａ， Ｔｒ１１ｂ， … ， Ｔｒ１１ｍのソース領域及び第２の固定記憶負荷素子Ｔｒ１２ａ， Ｔｒ１２ｂ， … ， Ｔｒ１２ｍのソース領域はそれぞれ高位電源ＶＤＤに電気的に接続される。また、第１の固定記憶ドライバトランジスタＴｒ８ａ， Ｔｒ８ｂ， … ， Ｔｒ８ｍのソース領域及び第２の固定記憶ドライバトランジスタＴｒ９ａ， Ｔｒ９ｂ， … ， Ｔｒ９ｍのソース領域はそれぞれ低位電源ＶＳＳに電気的に接続される。第１の固定記憶負荷素子Ｔｒ１１ａ， Ｔｒ１１ｂ， … ， Ｔｒ１１ｍのゲートと第１の固定記憶ドライバトランジスタＴｒ８ａ， Ｔｒ８ｂ， … ， Ｔｒ８ｍのゲートは、それぞれ互いに電気的に接続され、ＣＭＯＳインバータの入力を構成している。また、第２の固定記憶負荷素子Ｔｒ１２ａ， Ｔｒ１２ｂ， … ， Ｔｒ１２ｍのゲートと第２の固定記憶ドライバトランジスタＴｒ９ａ， Ｔｒ９ｂ， … ， Ｔｒ９ｍのゲートも、それぞれ互いに電気的に接続され、ＣＭＯＳインバータの入力を構成している。第１の固定記憶負荷素子Ｔｒ１１ａ〜Ｔｒ１１ｍと第１の固定記憶ドライバトランジスタＴｒ８ａ〜Ｔｒ８ｍのそれぞれからなるＣＭＯＳインバータの出力は、リーク生成トランジスタＴｒ７ａ， Ｔｒ７ｂ， … ， Ｔｒ７ｍのソース領域にそれぞれ電気的に接続されると同時に、第２の固定記憶負荷素子Ｔｒ１２ａ〜Ｔｒ１２ｍと第２の固定記憶ドライバトランジスタＴｒ９ａ〜Ｔｒ９ｍのそれぞれからなるＣＭＯＳインバータの入力にフィードバックされる。第２の固定記憶負荷素子Ｔｒ１２ａ〜Ｔｒ１２ｍと第２の固定記憶ドライバトランジスタＴｒ９ａ〜Ｔｒ９ｍのそれぞれからなるＣＭＯＳインバータの出力は、電源供給用トランジスタＴｒ１０ａ， Ｔｒ１０ｂ， … ， Ｔｒ１０ｍのドレイン領域にそれぞれ電気的に接続されると同時に、第１の固定記憶負荷素子Ｔｒ１１ａ〜Ｔｒ１１ｍと第１の固定記憶ドライバトランジスタＴｒ８ａ〜Ｔｒ８ｍのそれぞれからなるＣＭＯＳインバータの入力にフィードバックされる。図９では、第１の固定記憶負荷素子Ｔｒ１１ａ， Ｔｒ１１ｂ， … ， Ｔｒ１１ｍのドレイン領域と、第１の固定記憶ドライバトランジスタＴｒ８ａ， Ｔｒ８ｂ， … ， Ｔｒ８ｍのドレイン領域のそれぞれが電気的に接続される箇所をノード９０ａ， ９０ｂ， … ， ９０ｍと定義している。このような構成をとることで、固定記憶回路７Ａ， ７Ｂ， … ， ７Ｍは、内部ノード９０ａ， ９０ｂ， … ， ９０ｍに常に”Ｌ”レベルを記憶する記憶回路を構成することができ、リーク生成トランジスタＴｒ７ａ， Ｔｒ７ｂ， … ， Ｔｒ７ｍのソース領域を常に負にバイアスする。
【００４９】
リーク生成回路３Ａ〜３Ｂ以外の回路構成や、リーク検知線７１の伝達するリーク信号ＬＳ及び信号補正回路１９によって、第１のビット線７０Ａにおいて記憶信号ＭＳがビット線リークにより”Ｈ”レベルから”Ｌ”レベルの閾値に遷移する前に、出力データを確定する機能については、図１に示した半導体記憶装置と同様の原理を採用しているので、説明は省略する。
【００５０】
以上のような第３の実施の形態を採用することにより、記憶素子１Ａ， １Ｂ， … ， １Ｍの第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍでオフリーク電流が生じる条件とほぼ等しい条件で、リーク生成回路３Ａ， ３Ｂ， … ， ３Ｍのリーク生成トランジスタＴｒ７ａ， Ｔｒ７ｂ， … ， Ｔｒ７ｍにオフリーク電流を生じさせることが可能となり、誤信号出力の防止をより高い信頼性で実現することが可能となる。
【００５１】
（第４の実施の形態）
図１０に示すように、第４の実施の形態に係る半導体記憶装置は、複数のワード線７６Ａ， ７６Ｂ， … ， ７６Ｍと、ワード線７６Ａ〜７６Ｍに直交する方向に走行する第１のビット線７２Ａ及び第２のビット線７２Ｂと、ワード線７６Ａ〜７６Ｍそれぞれに制御されて第１のビット線７２Ａ及び第２のビット線７２Ｂに信号を供給する複数の記憶素子２Ａ， ２Ｂ， … ， ２Ｍと、第１のビット線７２Ａと平行方向に走行するリーク検知線７３と、リーク検知線７３にリーク電流を供給する複数のリーク生成回路１３Ａ， １３Ｂ， … ， １３Ｍと、リーク検知線７３の電位状態を検知し、第１のビット線７２Ａの伝達信号を変化させる信号補正回路６１を備える。
【００５２】
図１０のリーク検知線７３に接続される複数のリーク生成回路１３Ａ， １３Ｂ， … ， １３Ｍは、それぞれリーク生成トランジスタＴｒ５１ａ， Ｔｒ５１ｂ， … ， Ｔｒ５１ｍを備える。リーク生成トランジスタＴｒ５１ａ， Ｔｒ５１ｂ， … ， Ｔｒ５１ｍは、ソース領域とゲートが短絡され、それぞれが低位電源ＶＳＳに電気的にいわゆるダイオード接続される。この結果、リーク生成トランジスタＴｒ５１ａ， Ｔｒ５１ｂ， … ， Ｔｒ５１ｍはノーマリオフ状態になる。また、リーク生成トランジスタＴｒ５１ａ， Ｔｒ５１ｂ， … ， Ｔｒ５１ｍのドレイン領域はそれぞれリーク検知線７３に電気的に接続される。リーク生成回路１３Ａ， １３Ｂ， … ， １３Ｍは、リーク生成トランジスタＴｒ５１ａ， Ｔｒ５１ｂ， … ， Ｔｒ５１ｍで生じるオフリーク電流をリーク検知線７３に供給し、リーク検知線７３を負にバイアスする。リーク検知線７３の始端には信号補正回路６１、終端には絶縁端子６２が接続されている。
【００５３】
対をなす第１のビット線７２Ａと第２のビット線７２Ｂには複数の記憶素子２Ａ， ２Ｂ， … ， ２Ｍが接続されている。第１のビット線７２Ａと第２のビット線７２Ｂはそれぞれ始端で信号補正回路６１に接続される。さらに、第１のビット線７２Ａと第２のビット線７２Ｂそれぞれの始端にはプリチャージ回路１８が接続されている。記憶素子２Ａ， ２Ｂ， … ， ２ＭはＳＲＡＭであり、構成するトランジスタの配置は図１の記憶素子１Ａ， １Ｂ， … ， １Ｍと同じであるので、説明は省略する。記憶素子２Ａ， ２Ｂ， … ， ２Ｍの第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍと第２の転送トランジスタＴｒ４ａ， Ｔｒ４ｂ， … ， Ｔｒ４ｍのゲートは、それぞれワード線７６Ａ， ７６Ｂ， … ， ７６Ｍに接続されている。第１のビット線７２Ａは、センスアンプ６３に信号を伝達し、センスアンプ６３は増幅信号を出力する。
【００５４】
ここで、リーク検知線７３、第１のビット線７２Ａ及び第２のビット線７２Ｂは寄生容量が同じものを使用する。リーク生成トランジスタＴｒ５１ａ， Ｔｒ５１ｂ， … ， Ｔｒ５１ｍ、第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍ及び第２の転送トランジスタＴｒ４ａ， Ｔｒ４ｂ， … ， Ｔｒ４ｍのそれぞれゲートの面積についても等しいものを使用する。また、リーク検知線７３に接続される複数のリーク生成回路１３Ａ， １３Ｂ， … ， １３Ｍの数と、対をなす第１のビット線７２Ａと第２のビット線７２Ｂに接続される複数の記憶素子２Ａ， ２Ｂ， … ， ２Ｍの数は同数になるようにする。たとえば、１本のリーク検知線７３には、２５６個のリーク生成回路１３Ａ， １３Ｂ， … １３Ｍを接続することが可能である。
【００５５】
図１１は、図１０においてブラックボックスで示された信号補正回路６１の一例であるカレントミラー回路である。カレントミラー回路は、ソース領域が高位電源ＶＤＤに電気的に接続され、ゲートとドレイン領域がいわゆるダイオード接続された検知トランジスタＴｒ７１と、ソース領域が高位電源ＶＤＤにそれぞれ電気的に接続され、ゲートが検知トランジスタＴｒ７１のゲートにそれぞれ電気的に接続された補充電流トランジスタＴｒ７２ａ， Ｔｒ７２ｂを備える。
【００５６】
検知トランジスタＴｒ７１のドレイン領域にはリーク検知電流出力端子９５が、補充電流トランジスタＴｒ７２ａ， Ｔｒ７２ｂのドレイン領域にはそれぞれ補充電流出力端子９６ａ， ９６ｂが電気的に接続される。なお、検知トランジスタＴｒ７１及び補充電流トランジスタＴｒ７２ａ， Ｔｒ７２ｂはｐＭＯＳトランジスタである。図１１のリーク検知電流出力端子９５、補充電流出力端子９６ａ， ９６ｂのそれぞれに、図１０のリーク検知線７３、第１のビット線７２Ａ及び第２のビット線７２Ｂを接続することにより、リーク検知線７３に供給されるリーク検知電流Ｉ１と同じ補充電流Ｉ２を第１のビット線７２Ａ及び第２のビット線７２Ｂに供給することが可能となる。
【００５７】
図１０に示す回路を備える半導体記憶装置において、第１のビット線７２Ａが誤信号を伝達するのを防止する原理は以下の通りである。
【００５８】
ここで、記憶素子２Ａがノード６０ａに”Ｈ”レベルを記憶しているものとして説明する。
【００５９】
（イ）ワード線７６Ａに”Ｈ”レベルの電圧が印加されると、記憶素子２Ａの第１の転送トランジスタＴｒ１ａがオンになる。
【００６０】
（ロ）第１のビット線７２Ａはプリチャージ回路１８Ａによって”Ｈ”レベルに印加されている。記憶素子２Ａは第１の転送トランジスタＴｒ１ａがオンになることにより、”Ｈ”レベルの信号を第１のビット線７２Ａに供給する。
【００６１】
（ハ）データ読み出しに指定されない記憶素子２Ｂ〜２Ｍの第１の転送トランジスタＴｒ１ｂ〜Ｔｒ１ｍの複数でオフリーク電流が生じると、記憶素子２Ｂ〜２Ｍの複数は第１のビット線７２Ａを負にバイアスする。
【００６２】
（ニ）リーク検知線７３においても、リーク生成回路１３Ａ， １３Ｂ， … ， １３Ｍのリーク生成トランジスタＴｒ５１ａ， Ｔｒ５１ｂ， … ， Ｔｒ５１ｍでオフリーク電流が生じると、リーク生成回路１３Ａ， １３Ｂ， … ， １３Ｍはリーク検知線７３を負にバイアスする。
【００６３】
（ホ）リーク生成回路１３Ａ， １３Ｂ， … ， １３Ｍがリーク検知線７３を負にバイアスすることにより、図１１に示す信号補正回路６１の検知トランジスタＴｒ７１がオンになり、リーク検知電流Ｉ１が図１０のリーク検知線７３に供給される。また、図１１の補充電流トランジスタＴｒ７２ａもオンになり、リーク検知電流Ｉ１と同じ補充電流Ｉ２が図１０の第１のビット線７２Ａに供給される。
【００６４】
以上のように、第１のビット線７２Ａにおいて、データ読み出しに指定されない記憶素子２Ｂ〜２Ｍの第１の転送トランジスタＴｒ１ｂ〜Ｔｒ１ｍの複数でオフリーク電流が生じ、第１のビット線７２Ａを負にバイアスしても、これを補う電流が信号補正回路６１から第１のビット線７２Ａに供給される。よって、ビット線リークが発生しうる条件でも、第１のビット線７２Ａは記憶素子２Ａから受ける”Ｈ”レベルの信号を正常にセンスアンプ６３に伝達することが可能となる。上述した動作態様は、記憶素子２Ａ以外の記憶素子２Ｂ〜２Ｍがデータ読み出しに指定された場合も同様である。また、第２のビット線７２Ｂにビット線リークが生じても、同様に伝達信号を補正することが可能である。
【００６５】
図１０に示した半導体記憶装置の変形として、第１のビット線７２Ａ及び第２のビット線７２Ｂの始端にプリチャージ回路を接続し、第１のビット線７２Ａの任意の箇所に信号補正回路６１から補充電流Ｉ２を供給しても良い。
【００６６】
図１２は、本発明に係る第４の実施の形態を、マトリックス状に配置された複数の記憶素子２ＡＡ〜２ＧＭを備える半導体記憶装置に適用した例である。図１２の半導体記憶装置は、第１列の記憶素子２ＡＡ， ２ＡＢ， … ， ２ＡＭ、第２列の記憶素子２ＢＡ， ２ＢＢ， … ， ２ＢＭ、 第Ｇ列の記憶素子２ＧＡ， ２ＧＢ， … ， ２ＧＭからなるＭ × Ｇ個に配列された記憶素子の配列構造を有する。記憶素子２ＡＡ〜２ＧＭのそれぞれはＳＲＡＭであり、図１０の記憶素子２Ａ， ２Ｂ， … ， ２Ｍと同様の回路構成を有するものである。第１列の記憶素子２ＡＡ， ２ＡＢ， … ， ２ＡＭはビット線７２Ａ， ７２Ｂに、第２列の記憶素子２ＢＡ， ２ＢＢ， … ， ２ＢＭはビット線７２Ｃ， ７２Ｄに、以下同様に繰り返し、第Ｇ列の記憶素子２ＧＡ， ２ＧＢ， … ， ２ＧＭはビット線７２Ｍ， ７２Ｎに接続されている。ビット線７２Ａ， ７２Ｂには始端でプリチャージ回路１８Ａが、ビット線７２Ｃ， ７２Ｄには始端でプリチャージ回路１８Ｂが、以下同様繰り返し、ビット線７２Ｍ， ７２Ｎには始端でプリチャージ回路１８Ｇが接続されている。さらに、信号補正回路６４がビット線７２Ａ〜７２Ｎそれぞれの始端に接続されている。また、ビット線７２Ａ， ７２Ｂ， … ， ７２Ｎは終端でそれぞれセンアンプ６３Ａ， ６３Ｂ， …， ６３Ｎに接続されている。
【００６７】
リーク検知線７３には複数のリーク生成回路１３Ａ， １３Ｂ， … ， １３Ｍが接続され、始端で信号補正回路６４に接続され、終端には絶縁端子６２が接続されている。
【００６８】
信号補正回路６４は、図１１で示された信号補正回路６１の補充電流トランジスタＴｒ７２ａ， Ｔｒ７２ｂを、図１２のビット線７２Ａ， ７２Ｂ， … ， ７２Ｎの数と同数に増設したものである。すなわち、検知トランジスタＴｒ７１のゲートに、複数の補充電流トランジスタＴｒ７２ａ， Ｔｒ７２ｂ， … ， Ｔｒ７２ｎのゲートがそれぞれ電気的に接続される。補充電流トランジスタＴｒ７２ａ， Ｔｒ７２ｂ， … ， Ｔｒ７２ｎそれぞれのソース領域は高位電源ＶＤＤに電気的に接続され、ドレイン領域はそれぞれビット線７２Ａ， ７２Ｂ， … ， ７２Ｎの始端に電気的に接続される。
【００６９】
図１２のような回路構成を採用することにより、複数のビット線７２Ａ〜７２Ｎの任意でビット線リークが生じても、リーク検知線７３に生じるリーク検知電流Ｉ１と同じ補充電流Ｉ２が信号補正回路６４からビット線７２Ａ〜７２Ｎのそれぞれに補充され、誤信号の伝達を防止することができる。なお、リーク検知線７３は、ビット線７２Ａ〜７２Ｎの数６４〜１２８に対して、１本あることが好ましい。６４本より少なくては、製造費用の上昇が考えられ、１２８本より多くては、装置の信頼性への影響が考えられるからである。
【００７０】
（第５の実施の形態）
図１３に示すように、第５の実施の形態が図１０に示した第４の実施の形態と異なるのは、リーク生成回路１４Ａ， １４Ｂ， … ， １４Ｍが、ノーマリオフ状態のリーク生成トランジスタＴｒ５１ａ， Ｔｒ５１ｂ … ， Ｔｒ５１ｍそれぞれに直列接続された、ノーマリオン状態の接地トランジスタＴｒ５２ａ， Ｔｒ５２ｂ … ， Ｔｒ５２ｍを更に備え、接地トランジスタＴｒ５２ａ〜Ｔｒ５２ｍを介して、リーク生成トランジスタＴｒ５１ａ〜Ｔｒ５１ｍそれぞれのソース領域が低位電源ＶＳＳに電気的に接続されていることである。
【００７１】
すなわち、リーク生成回路１４Ａ， １４Ｂ， … ， １４Ｍにおいては、ドレイン領域がリーク検知線７３に電気的に接続され、ゲートが低位電源ＶＳＳに電気的に接続されたノーマリオフ状態のリーク生成トランジスタＴｒ５１ａ， Ｔｒ５１ｂ … ， Ｔｒ５１ｍのソース領域に、ゲートが高位電源ＶＤＤに電気的に接続され、ソース領域が低位電源ＶＳＳに電気的に接続されたノーマリオン状態の接地トランジスタＴｒ５２ａ， Ｔｒ５２ｂ … ， Ｔｒ５２ｍのドレイン領域が電気的に接続されている。
【００７２】
その他の回路構成と、記憶信号読み出し時において、第１のビット線７２Ａでビット線リークが発生しても、これを補充する補充電流Ｉ２が信号補正回路６１から供給され、誤信号の伝達を防止する原理は、図１０に示した半導体記憶装置と同じであるので、説明は省略する。
【００７３】
図１３に示すようなリーク生成回路１４Ａ 〜 １４Ｍを採用することにより、記憶素子２Ａ 〜 ２Ｍの第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍでオフリーク電流が生じる条件と近い条件で、リーク生成トランジスタＴｒ５１ａ， Ｔｒ５１ｂ， … ， Ｔｒ５１ｍにオフリーク電流を生じさせることが可能となり、誤信号出力の防止をより高い信頼性で実現することが可能となる。
【００７４】
（第６の実施の形態）
第６の実施の形態が第４の実施の形態と異なるのは、図１４に示すように、リーク生成回路４Ａ， ４Ｂ， … ， ４Ｍが、ノーマリオフ状態のリーク生成トランジスタＴｒ１３ａ， Ｔｒ１３ｂ， … ， Ｔｒ１３ｍと、リーク生成トランジスタＴｒ１３ａ〜Ｔｒ１３ｍのソース領域を常に負にバイアスする固定記憶回路８Ａ， ８Ｂ， … ， ８Ｍを備える点である。
【００７５】
すなわち、リーク生成トランジスタＴｒ１３ａ， Ｔｒ１３ｂ， … ， Ｔｒ１３ｍはドレイン領域がリーク検知線７３に電気的に接続され、ゲートが低位電源ＶＳＳにそれぞれ電気的に接続される。リーク生成トランジスタＴｒ１３ａ， Ｔｒ１３ｂ， … ， Ｔｒ１３ｍはｎＭＯＳトランジスタである。また、リーク生成トランジスタＴｒ１３ａ， Ｔｒ１３ｂ， … ， Ｔｒ１３ｍは、記憶素子２Ａ， ２Ｂ， … ， ２Ｍの第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍとゲートの面積が同じものを採用している。
【００７６】
固定記憶回路８Ａ， ８Ｂ， … ， ８Ｍは、図９の固定記憶回路７Ａ， ７Ｂ， … ， ７Ｍと同じ回路構成であるので、説明は省略する。固定記憶回路８Ａ， ８Ｂ， … ， ８Ｍはノード９０ａ， ９０ｂ， … ， ９０ｍでリーク生成トランジスタＴｒ１３ａ， Ｔｒ１３ｂ， … ， Ｔｒ１３ｍのソース領域に電気的に接続され、リーク生成トランジスタＴｒ１３ａ， Ｔｒ１３ｂ， … ， Ｔｒ１３ｍのソース領域を常に負にバイアスする。
【００７７】
リーク生成回路４Ａ〜４Ｍ以外の回路構成と、記憶素子読み出し時において、第１のビット線７２Ａでビット線リークが発生しても、これを補充する補充電流Ｉ２が信号補正回路６１から供給され、誤信号の伝達を防止する原理は、図１０に示した半導体記憶装置と同じであるので、説明は省略する。
【００７８】
図１４に示すようなリーク生成回路４Ａ〜４Ｍを採用することにより、記憶素子２Ａ 〜 ２Ｍの第１の転送トランジスタＴｒ１ａ， Ｔｒ１ｂ， … ， Ｔｒ１ｍでオフリーク電流が生じる条件と近い条件で、リーク生成トランジスタＴｒ１３ａ， Ｔｒ１３ｂ， … ， Ｔｒ１３ｍにオフリーク電流を生じさせることが可能となり、誤信号出力の防止をより高い信頼性で実現することが可能となる。
【００７９】
【発明の効果】
本発明によれば、ビット線リークによる誤読み出しが生じない半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の回路図である。
【図２】本発明の第１の実施の形態に係る半導体記憶装置の信号補正回路の回路図である。
【図３】本発明の第１の実施の形態に係る半導体記憶装置の動作波形図である（その１）。
【図４】本発明の第１の実施の形態に係る半導体記憶装置の動作波形図である（その２）。
【図５】本発明の第１の実施の形態に係る半導体記憶装置の動作波形図である（その３）。
【図６】本発明の第１の実施の形態に係る半導体記憶装置の変形例の回路図である。
【図７】本発明の第１の実施の形態に係る半導体記憶装置の変形例の信号補正回路の回路図である。
【図８】本発明の第２の実施の形態に係る半導体記憶装置の回路図である。
【図９】本発明の第３の実施の形態に係る半導体記憶装置の回路図である。
【図１０】本発明の第４の実施の形態に係る半導体記憶装置の回路図である。
【図１１】本発明の第４の実施の形態に係る半導体記憶装置の信号補正回路の回路図である。
【図１２】本発明の第４の実施の形態に係る半導体記憶装置の回路図の変形例である。
【図１３】本発明の第５の実施の形態に係る半導体記憶装置の回路図である。
【図１４】本発明の第６の実施の形態に係る半導体記憶装置の回路図である。
【符号の説明】
１Ａ〜１Ｍ， １ＡＡ〜１ＧＭ， ２Ａ〜２Ｍ， ２ＡＡ〜２ＧＭ… 記憶素子
３Ａ〜３Ｍ， ４Ａ〜４Ｍ， １０Ａ〜１０Ｍ， １２Ａ〜１２Ｍ， １３Ａ〜１３Ｍ， １４Ａ〜１４Ｍ…リーク生成回路
７Ａ〜７Ｍ， ８Ａ〜８Ｍ…固定記憶回路
１７， １８， １８Ａ 〜１８Ｇ…プリチャージ回路
１９， ２０Ａ 〜 ２０Ｎ， ６１， ６４…信号補正回路
３５， ３６， ３７…インバータ
６３， ６３Ａ 〜 ６３Ｎ… センスアンプ
７１， ７３ …リーク検知線
６０ａ 〜 ６０ｍ ， ９０ａ 〜 ９０ｍ…ノード
６２…絶縁端子
９１， ９２…入力端子
９３， ９５， ９６ａ， ９６ｂ…出力端子
７０Ａ 〜 ７０Ｎ， ７２Ａ 〜 ７２Ｎ…ビット線
７５Ａ 〜 ７５Ｍ， ７６Ａ 〜 ７６Ｍ…ワード線
Ｔｒ１ａ 〜 Ｔｒ１ｍ， Ｔｒ２ａ 〜 Ｔｒ２ｍ， Ｔｒ３ａ 〜 Ｔｒ３ｍ， Ｔｒ４ａ 〜 Ｔｒ４ｍ， Ｔｒ７ａ 〜 Ｔｒ７ｍ， Ｔｒ８ａ 〜 Ｔｒ８ｍ， Ｔｒ９ａ 〜 Ｔｒ９ｍ， Ｔｒ１０ａ 〜 Ｔｒ１０ｍ， Ｔｒ１３ａ 〜 Ｔｒ１３ｍ， Ｔｒ３１ａ 〜 Ｔｒ３１ｍ， Ｔｒ３２ａ 〜 Ｔｒ３２ｍ， Ｔｒ５１ａ 〜 Ｔｒ５１ｍ， Ｔｒ５２ａ 〜 Ｔｒ５２ｍ， Ｔｒ６０…ｎＭＯＳトランジスタ
Ｔｒ５ａ 〜 Ｔｒ５ｍ， Ｔｒ６ａ 〜 Ｔｒ６ｍ， Ｔｒ１１ａ 〜 Ｔｒ１１ｍ， Ｔｒ１２ａ 〜 Ｔｒ１２ｍ， Ｔｒ６１， Ｔｒ６２， Ｔｒ７１， Ｔｒ７２ａ 〜 Ｔｒ７２ｎ…ｐＭＯＳトランジスタ
ＭＳ…メモリ信号
ＬＳ…リーク信号
ＳＳ…出力信号
ＶＤＤ…高位電源
ＶＳＳ…低位電源
Ｉ１， Ｉ２…電流
ｔ１， ｔ２， ｔ３…時間
Claims (11)
- 複数のワード線と、
該ワード線に直交する方向に走行する複数のビット線と、
前記ワード線と前記ビット線との交差箇所に対応してマトリックス状に配置され、トランジスタの遷移状態を記憶内容とし、前記ワード線に制御されて前記ビット線に信号を供給する複数の記憶素子と、
前記ビット線と平行方向に走行するリーク検知線と、
前記リーク検知線にリーク電流を供給する複数のリーク生成回路と、
前記リーク検知線の電位状態を検知し、前記ビット線により伝達された信号を変化させる信号補正回路
とを備えることを特徴とする半導体記憶装置。 - 前記複数のビット線は、第１のビット線と第２のビット線の１組からそれぞれ構成されていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記記憶素子が、
ドレイン領域が前記第１のビット線に電気的に接続され、ゲートが前記ワード線に電気的に接続された第１の転送トランジスタと、
ドレイン領域が前記第２のビット線に電気的に接続され、ゲートが前記ワード線に電気的に接続された第２の転送トランジスタと、
一方の端子が高位電源に電気的に接続され、他方の端子が前記第１の転送トランジスタのソース領域に電気的に接続された第１の負荷素子と、
一方の端子が前記高位電源に電気的に接続され、他方の端子が前記第２の転送トランジスタのソース領域に電気的に接続された第２の負荷素子と、
ドレイン領域が前記第１の転送トランジスタの前記ソース領域に電気的に接続され、ゲートが前記第２の転送トランジスタの前記ソース領域に電気的に接続され、ソース領域が低位電源に電気的に接続された第１のドライバトランジスタと、
ドレイン領域が前記第２の転送トランジスタの前記ソース領域に電気的に接続され、ゲートが前記第１の転送トランジスタの前記ソース領域に電気的に接続され、ソース領域が前記低位電源に電気的に接続された第２のドライバトランジスタ
とを備えることを特徴とする請求項２に記載の半導体記憶装置。 - 前記リーク生成回路が、ドレイン領域が前記リーク検知線に電気的に接続され、ノーマリオフ状態のリーク生成トランジスタを備えることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
- 前記リーク生成トランジスタは、ゲート及びソース領域を低位電源に電気的に接続されることを特徴とする請求項４に記載の半導体記憶装置。
- 前記リーク生成回路は、前記リーク生成トランジスタに直列接続された、ノーマリオン状態の接地トランジスタを更に備え、前記接地トランジスタを介して、前記リーク生成トランジスタのソース領域が低位電源に電気的に接続されていることを特徴とする請求項４に記載の半導体記憶装置。
- 前記リーク生成回路は、前記リーク生成トランジスタのソース領域を常に負にバイアスする固定記憶回路を更に備えることを特徴とする請求項４に記載の半導体記憶装置。
- 前記信号補正回路が、
前記リーク検知線が伝達する信号を受ける第１のインバータと、
ソース領域が高位電源に電気的に接続され、前記ビット線が伝達する信号により導通状態が制御される第１のスイッチングトランジスタと、
ソース領域が前記第１のスイッチングトランジスタのドレイン領域に電気的に接続され、前記第１のインバータの出力する信号に導通状態を制御される第２のスイッチングトランジスタと、
ドレイン領域が前記第２のスイッチングトランジスタのドレイン領域に電気的に接続され、前記ビット線が伝達する信号により導通状態が制御され、ソース領域が低位電源に電気的に接続された第３のスイッチングトランジスタと、
前記第３のスイッチングトランジスタの前記ドレイン領域に電気的に接続された第２のインバータ
とを備えることを特徴とする請求項１乃至７のいずれか１項に記載の半導体記憶装置。 - 前記リーク生成トランジスタの閾値は、前記転送トランジスタの閾値よりも低いことを特徴とする請求項１乃至８のいずれか１項に記載の半導体記憶装置。
- 前記複数のリーク生成回路の数は、列方向に配列された前記記憶素子の数と等しいことを特徴とする請求項１乃至９のいずれか１項に記載の半導体記憶装置。
- 前記信号補正回路が、
ソース領域が高位電源に電気的に接続され、ゲート及びドレイン領域が前記リーク検知線に電気的に接続された検知トランジスタと、
ソース領域が前記高位電源に電気的に接続され、ゲートが前記検知トランジスタの前記ゲートに電気的に接続され、ドレイン領域が前記複数のビット線のそれぞれに電気的に接続された複数の補充電流トランジスタ
とを備えることを特徴とする請求項１乃至７のいずれか１項に記載の半導体記憶装置。
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