CN101454841B - 用于虚拟静态随机存取存储器单元的方法和设备 - Google Patents

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Abstract

在虚拟位线电路中使用的虚拟SRAM单元使用与标准SRAM单元中使用的晶体管相同的晶体管，所述标准SRAM单元包括配置为第一和第二位线输出电路的第一和第二子组晶体管。所述虚拟SRAM单元包括相同的第一和第二子组晶体管，其中所述第一晶体管被配置为具有与所述标准SRAM单元的所述第一位线输出电路大致相同的电学特征的虚拟位线输出电路。另外，对于所述虚拟SRAM单元功能而言原本不需要的所述第二晶体管被重新配置为用于所述虚拟位线输出端的电压连结电路。出于此目的而使用所述第二晶体管避免了需要添加额外晶体管以形成用于将所述虚拟位线输出电路配置为用于所述虚拟位线的负载或驱动器的电压连结电路。

Description

用于虚拟静态随机存取存储器单元的方法和设备
技术领域
本发明大体上涉及存储器，且明确地说，涉及静态随机存取存储器，其更通常称为SRAM。
背景技术
SRAM，尤其是利用较小装置几何形状的高密度SRAM，通常并入有读出放大器以提供用于存储器读取的输出驱动能力。每一读出放大器检测SRAM阵列中的跨越相应一对互补位线(BL与BL′)的差分电压。从存储器阵列输出正确读出的位数据取决于读出放大器稳定时间，所述稳定时间又取决于许多过程相关和环境变量。
举例来说，每一SRAM单元的有效电容和连接到位线的SRAM单元(行)的数目影响位线的充电和放电时间，因此影响用于经由读出放大器可靠地读出差分位线电压的稳定时间。单元电容随过程变化(例如，金属化层宽度变化)而变化，且更一般地说，整体电路定时随过程、温度和电压变化而变化。
设计者以许多方式解决读取定时变化。一种常规方法经由追踪实际SRAM阵列中的改变的电路产生读取时钟定时。举例来说，设计者可实施“虚拟”位线，其加载有并非作为实际存储器阵列的部分的额外SRAM单元。通过使用与实际位线相同的SRAM单元和设计规则，虚拟位线的充电/放电时间按比例地追踪真实位线的充电/放电时间。如此，在读取时钟产生中使用虚拟位线自动地补偿了SRAM阵列中的定时改变。
然而，使用虚拟位线并不是没有某些缺点。举例来说，通常存在和发展中的处理技术不允许将系统电压直接连接到晶体管栅极输入端。此设计约束关注若干考虑因数，包括静电损坏(ESD)问题。
所述约束是有问题的，因为配置虚拟位线需要将某数目的SRAM单元连结到高且将剩余SRAM单元连结到低。由于设计规则不允许直接连接到VDD(电源)和VSS(接地或参考)，所以必须针对虚拟位线上的每一标准SRAM单元使用额外“连结”结构。每一连结结构大体上包括两个晶体管以经由漏极/源极路径作出VSS或VDD连接，且所述连结结构的相应占据面积消耗可能相当大。
发明内容
可使得用于在SRAM电路的虚拟位线上使用的虚拟SRAM单元展现与(真实)SRAM单元大致相同的位线电学特征，这是通过在与所述SRAM单元相同的晶体管和布局上偏置虚拟SRAM单元来实现。举例来说，一种从SRAM单元导出虚拟SRAM单元的方法包含重新配置用于SRAM单元中的第一晶体管的金属层连接，使得第一晶体管操作作为虚拟位线输出电路，以及重新配置用于SRAM单元中的第二晶体管的金属层连接，使得第二晶体管操作作为用于虚拟位线输出电路的电压连结电路。
在一种配置中，虚拟位线输出电路被配置为位线负载，且电压连结电路被配置为连结低电路，用于将虚拟位线输出电路的输入端耦合到(逻辑)低电压连接。在另一配置中，虚拟位线输出电路被配置为位线驱动器，且电压连结电路被配置为连结高电路，用于将虚拟位线输出电路的输入端耦合到(逻辑)高电压连接。此类配置改变可通过改变用于标准(功能性)SRAM单元中所使用的第一和第二晶体管的金属化层连接来进行。
电子设计库的一个实施例包括虚拟SRAM单元的虚拟位线负载和驱动器配置。更一般地说，电子库中的虚拟SRAM单元表示也在所述库中定义的功能性SRAM单元的修改版本。虚拟SRAM单元在功能上包含：虚拟位线输出电路，其使用对应于SRAM单元中的相似第一晶体管的第一晶体管来形成；以及电压连结电路，其用于将虚拟位线输出电路的电压输入端连结到所需的电压电平。所述电压连结电路是使用对应于SRAM单元中的相似第二晶体管的第二晶体管来形成。举例来说，用于形成电压连结电路的第二晶体管将用于形成SRAM单元中的互补位线输出端，虚拟SRAM单元中不需要所述输出端。
虚拟SRAM单元的一个实施例(不管是在设计库内以电子形式表示还是在集成电路中以物理形式例示)包含形成虚拟位线输出电路的第一晶体管和形成用于虚拟位线输出电路的电压连结电路的第二晶体管。第一晶体管对应于功能性SRAM单元中的相似第一晶体管，所述相似第一晶体管形成功能性SRAM单元中的第一位线输出电路，且第二晶体管对应于功能性SRAM单元中的相似第二晶体管，所述相似第二晶体管形成功能性SRAM单元中的第二位线输出电路的至少一部分。
SRAM电路可使用如本文教示的虚拟SRAM单元来实施。在一个实施例中，SRAM电路包含：SRAM单元阵列，其用于存储数据；读取/写入电路，其用于提供对SRAM单元阵列的存取；以及一个或一个以上虚拟位线电路，其用于结合读取/写入电路定时信号产生，每一虚拟位线电路包括虚拟位线和耦合到所述虚拟位线的若干虚拟SRAM单元。
附图说明
图1是SRAM电路的一个实施例的方框图。
图2是位线与相应SRAM单元以及虚拟位线与相应虚拟SRAM单元的一个实施例的方框图。
图3是SRAM单元的一个实施例的方框图。
图4是SRAM单元的一个实施例的方框图。
图5是被配置为虚拟位线负载的虚拟SRAM单元的一个实施例的方框图。
图6是被配置为虚拟位线驱动器的虚拟SRAM单元的一个实施例的方框图。
图7是SRAM阵列与相应虚拟位线电路的一个实施例的方框图。
图8是在电子设计库中实施虚拟SRAM单元的方法的一个实施例的逻辑流程图。
具体实施方式
图1说明SRAM电路10，其包括SRAM阵列12、读取/写入电路14和一个或一个以上虚拟位线电路16，其全部使用本文教示的虚拟SRAM单元方法和设备来配置。作为非限制性实例，SRAM电路10包含处于微处理器18中的嵌入式存储器电路。在其它实施例中，SRAM电路10嵌入在其它类型的集成电路装置中，例如FPGA或其它复杂可编程逻辑装置。在其它实施例中，并未嵌入SRAM电路10。
图1说明读取/写入电路14和(更明确地说)虚拟位线电路16的实施例，其与SRAM阵列12分离。应了解，此功能性说明提供有助于清楚说明的论述，且可以不同方式实施各种元件。举例来说，读取/写入电路14和虚拟位线电路16可集成在SRAM阵列12内，所述SRAM阵列12包括多个SRAM阵列位线和SRAM单元。
图2说明SRAM阵列12和与SRAM阵列12相关联的虚拟位线细节的一个实施例。一列SRAM单元20经由第一位线24和第二位线26连接到读出放大器22。读出放大器22“读取”跨越互补的第一位线24和第二位线26形成的差分电压，所述位线被称为位线BL和BL′。应了解，SRAM阵列12可具有多个SRAM单元列，其分别通过多对位线24/26耦合到相应的读出放大器22。作为非限制性实例，SRAM阵列12经配置以在64列SRAM单元20中存储64位数字字。
用于存储器读取操作的读出放大器计时依赖于由时钟产生电路28输出的一个或一个以上时钟信号。定时信号产生是从属于一个或一个以上虚拟位线电路16，使得读取定时追踪SRAM阵列12中的定时改变。
如图2所描绘，位线电路16的一个实施例包含虚拟位线32，其耦合到多个虚拟SRAM单元34(出于简单起见展示两个)，所述虚拟SRAM单元34被配置为虚拟位线驱动器与虚拟位线负载的混合。显然，虚拟位线32的特征与真实位线24和26大致相同。同样，虚拟SRAM单元34的电学特征与真实SRAM单元20大致相同——至少相对于其位线输出特征相同。使虚拟SRAM单元34和虚拟位线32的特征与SRAM单元20和位线24/26的特征匹配允许读取时钟定时产生追踪影响SRAM阵列12的过程-温度-电压(PTV)改变。
在一个或一个以上实施例中，虚拟位线电路16在可调整虚拟位线定时延迟的意义上是“可编程”的。更详细地说，定时延迟调整允许控制从虚拟位写入线的断言到相应虚拟位线32上的电压下降到低于时钟产生电路28的触发阈值的时间延迟。所述时间延迟应匹配/追踪从SRAM阵列12中的“常规”写入线的断言到相应BL/BL′线下降到触发相应读出放大器22的电平的定时延迟。延迟定时可编程性允许虚拟位线定时延迟调整，即使在将虚拟SRAM电路固定在硅(或其它半导体材料)中之后。
通过上述各点，了解到虚拟SRAM单元34的匹配和空间效率益处始于更好地理解“常规”或“标准”SRAM单元20，其用作实际SRAM阵列12中的功能性存储器单元。举例来说，图3说明SRAM单元20的一个实施例的细节，其中其包含由一对背对背反相器40和42构建的位存储电路、用于在第一位线输出端44处耦合到第一位线BL的第一位线输出晶体管M1以及用于在第二位线输出端46处耦合到互补的第二位线BL′的第二位线输出晶体管M2。(请注意，这些输出端还在对SRAM单元20进行写入期间充当输入端。)
图4通过描绘背对背反相器40和42的基于晶体管的结构来提供进一步细节。NFET晶体管M3和PFET晶体管M4组成反相器40，而类似的NFET/PFET晶体管对M5和M6组成反相器42。每一反相器中的NFET晶体管(反相器40中的M3和反相器42中的M5)可称为“下拉”装置。
可使用其它便利的命名。举例来说，晶体管M1、M3和M4可视为第一组SRAM单元晶体管，且晶体管M2、M5和M6可视为第二组SRAM单元晶体管。第一晶体管M1、M3和M4可被配置为第一位线输出电路，其可操作以在读取操作期间驱动第一位线输出端44。同样，第二晶体管M2、M5和M6被配置为第二位线输出电路，其可操作以驱动第二位线输出端46。
图5和6描绘虚拟SRAM单元34的不同配置，且突出说明重新配置这些相同晶体管以供用于虚拟位线应用。具体地说，图5说明虚拟SRAM单元34的虚拟位线负载配置，而图6说明虚拟位线驱动器配置。所述两个图式均说明用于SRAM单元20的相同基本单元结构和布置可以某种方式修改以创建虚拟SRAM单元34，所述方式在位线加载/驱动特征的方面产生与SRAM单元20的良好电学匹配。另外，与使用SRAM单元20加上单独的电压连结电路来进行虚拟位线加载和驱动相比，虚拟SRAM单元34产生良好的空间效率。
转向图5以说明虚拟位线负载配置，看到晶体管M1和反相器40(晶体管M3和M4)形成虚拟位线输出电路，其与SRAM单元20中使用这些相同晶体管形成的位线输出电路大致相同。明确地说，虚拟SRAM单元34使用SRAM单元20用以耦合到实际位线24/26所使用的相同M1晶体管来耦合到相应的虚拟位线32。因此，对于M1的断开状态，由虚拟SRAM单元34在输出端50处呈现给虚拟位线32的扩散电容与SRAM单元20呈现给位线24或26的扩散电容大致相同。此外，因为虚拟SRAM单元34和SRAM单元20两者均使用反相器40来为M1晶体管提供漏极/源极电流，所以其位线输出驱动特征大致相同。
然而，如图5描绘，虚拟SRAM单元34不“需要”SRAM单元20的第二反相器42(晶体管M5和M6)和输出晶体管M2，因为虚拟SRAM单元34没有必要驱动互补位线BL′或被BL′驱动。这些“额外”晶体管中的至少一些用于针对由反相器40和位线输出晶体管M1形成的虚拟位线输出电路创建电压连结电路52。
更详细地说，图5所示的BL′线(连接到M2)被偏置到电源电压电平VDD，且晶体管M2被配置为二极管，其向反相器40提供静态“高”输入。又，反相器40的输出节点53保持低，这保持晶体管M1固定于断开状态，使得虚拟位线DBL“看见”M1的结负载。因此，在图5的虚拟负载配置中，晶体管M1在操作期间保持于断开状态，且依靠M1的扩散电容来加载虚拟位线32。
图6描绘虚拟SRAM单元34的另一配置，其中其被配置为虚拟位线驱动器，其中在操作期间使用虚拟写入线信号或针对存取SRAM阵列12而产生的其它信号将晶体管M1门控为接通。在此配置中，电压连结电路54被配置为连结高电路，其同样使用反相器42和输出晶体管M2。同样，所说明的BL′被偏置到VDD，且晶体管M2被配置为二极管，以用于将反相器40的输入端固定为高，使得反相器40的输出节点53保持低。然而，输出晶体管M1的栅极连结虚拟写入线或其它信号，所述信号在SRAM存取(读取或写入操作)期间设定为逻辑高。由于所述栅极连接，晶体管M1在SRAM阵列读取/写入操作期间将DBL拉到逻辑低，即其加载DBL线。
在以上实例中，虚拟SRAM单元34在其不同配置中利用SRAM单元20中所使用的相同晶体管。更明确地说，SRAM单元20包括第一和第二子组晶体管，其被配置为第一和第二位线输出电路。虚拟SRAM单元34包括相同的第一和第二子组晶体管，其中第一晶体管被配置为虚拟位线输出电路，其具有与标准SRAM单元20的第一位线输出电路大致相同的电学特征。另外，对于虚拟SRAM单元功能而言原本不需要的第二晶体管被重新配置为用于虚拟位线输出端的电压连结电路。
出于此目的而使用第二晶体管避免了需要添加额外晶体管以形成将虚拟SRAM单元34固定为负载或驱动器所需要的电压连结电路。(如本文早先陈述，过程相关的设计规则可能禁止将晶体管栅极直接附接到电压轨道，这意味着需要基于晶体管的连结电路以进行到晶体管栅极的VDD/VSS连接。)
至于虚拟SRAM单元34的负载和驱动器配置，应了解所述两个配置的混合将在常见虚拟位线电路实施方案中耦合到虚拟位线(DBL)32。也就是说，将依据读取定时要求来定义驱动性和加载性虚拟SRAM单元34的混合。对于耦合到给定虚拟位线32的给定总数的虚拟SRAM单元34，将较大(或较小)数目的虚拟SRAM单元配置为虚拟位线驱动器产生较快(或较慢)的虚拟位线充电/放电时间。
图7说明SRAM电路10的实施例，其中虚拟位线电路16用于控制SRAM阵列12的时钟产生定时。如将详细描述的，所说明的虚拟位线电路包括一个被配置为虚拟位线驱动器的虚拟SRAM单元34，这匹配于SRAM阵列12的实施例中的条件，在所述实施例中在SRAM读取期间每个位线只有一个SRAM单元20是“接通”的。
转向所说明的电路细节，看到反相器60和晶体管62，其用于使虚拟位线电路的BL线偏置到VDD，使得图5和6的电压连结电路52和54分别经恰当偏置以用于将一个或一个以上虚拟SRAM单元34设置为位线负载且将一个或一个以上虚拟SRAM单元设置为位线驱动器。另外，看到使用虚拟WL或R/WL64来驱动被配置为虚拟位线驱动器的虚拟SRAM单元34。所述说明进一步描绘预充电电路66和相应预充电信号线67的使用，其基于虚拟位线定时特征而向时钟产生电路28提供定时输入。(还看到使用边缘晶体管电路68和70以用于隔离虚拟位线电路16。)
另外，关于本文早先提及的延迟定时可编程性，图7说明可编程延迟控制电路72的一个实施例，其包含3对堆叠的下拉晶体管M10和M12。每一对中的底部M12晶体管由三位数字控制信号EN[0，1，2]中的一个位门控，且每一对中的顶部M10晶体管由虚拟WL信号或其它经协调的阵列存取信号门控。因此，被配置为虚拟位线负载的虚拟SRAM单元34在虚拟WL经断言时下拉虚拟位线32，且通过可编程延迟控制电路72添加额外“量”的下拉加载。
更详细地说，虚拟WL(或其它经协调的SRAM阵列存取信号)接通位线驱动器虚拟SRAM单元34中的M1位线输出晶体管，且接通可编程延迟控制电路72内的每一M10/M12晶体管对中的顶部M10晶体管。通过经由虚拟WL信号将M10晶体管偏置为接通，由相应的启用信号位将每一个别M10/M12晶体管对启用或停用作为下拉“助手”。举例来说，将EN[0]设置为高且将EN[1]、EN[2]设置为低将接通所述3对下拉对M10/M12中的一者。
在一个或一个以上实施例中，可编程延迟控制电路72的晶体管包含SRAM单元20/虚拟SRAM单元34中使用的晶体管的“缩放”版本。举例来说，在一个实施例中，可编程延迟控制电路72的晶体管M10是位线输出晶体管M1的整数缩放，例如图4所示。也就是说，在晶体管几何形状的方面，M10＝NxM1，其中N表示所需的缩放因数。类似地，可编程延迟控制电路72的晶体管M12在一个或一个以上实施例中实施为例如图4所说明的晶体管M3的缩放版本。因此，M12＝RxM3，其中R表示所需的缩放因数，且其中在至少一些实施例中R＝N。
通过可编程延迟控制电路72的晶体管缩放，通过编程可编程延迟控制电路72来控制虚拟位线延迟时间，所述可编程延迟控制电路72经配置以充当电流源。所述电流源等于SRAM单元20的读取电流的整数倍。因此，虚拟位线32的延迟时间是通过被配置为虚拟位线驱动器的一个虚拟SRAM单元34的电流供应能力以及可编程延迟控制电路72中启用的成对M10/M12晶体管的电流供应能力来设置的。
以上方法使晶体管M10和M12的电学行为与SRAM单元20的晶体管M1和M3的电学行为匹配。因此，可通过控制EN[0，1，2]信号的位模式来根据需要或希望调整虚拟位线电路16的延迟定时，即下拉晶体管对是可以数字方式寻址的元件。当然，可使用较小或较大数目的下拉电路以产生较宽的可编程性范围，且可使用其它类型的可编程延迟定时控制，例如模拟控制的偏置电路等。
不管这些细节如何，所属领域的技术人员将了解虚拟SRAM单元34的两种配置(负载或驱动器)均可在电子设计库中实施，以允许SRAM设计者根据需要例示所述加载和驱动配置。类似地，例如整个虚拟位线电路16或具有集成虚拟位线电路16的SRAM阵列12的宏结构可经实施以与任何数目的电子设计工具一起使用。
不管虚拟SRAM单元34如何以电子方式实施或在物理电路中例示，图8说明重新配置SRAM单元20以供用作虚拟SRAM单元34的方法。所述方法通过复制SRAM单元20来“开始”，从而保留SRAM单元20的基本单元布局和电子设计规则约束(步骤100)。在此上下文中，设计规则约束可(例如)包括金属化层宽度/厚度、晶体管装置特征(几何形状、掺杂、氧化物厚度等)以及其它设计参数。
所述方法继续最低限度地改变用于SRAM单元20的M1、M3和M4晶体管(称为第一晶体管)的金属化层连接，使得其充当展现与实际SRAM单元20中由相同晶体管形成的位线输出电路大致相同的特征的虚拟位线输出电路(步骤102)。所述方法进一步继续根据需要改变用于SRAM单元20的M2、M5和M6晶体管(称为第二晶体管)的金属化层连接，使得其中至少一些晶体管充当电压连结电路52或54，而非作为实际SRAM单元20中由相同晶体管形成的第二位线输出电路(步骤104)。
所描述和说明的一个或一个以上实施例涉及六晶体管SRAM单元20，其经重新配置以充当虚拟SRAM单元34。所属领域的技术人员将明白，其它标准SRAM单元结构也可根据本文教示的方法和设备而被重新配置为虚拟SRAM单元，其中包括具有较大或较小数目的晶体管的SRAM单元结构。如此，所属领域的技术人员将明白，本发明既不受本文中关于各种说明性实施例的论述限制，也不受附图限制。而是，本发明仅由所附权利要求书及其合法等效物限制。

Claims (14)

1.一种用于在SRAM电路的虚拟位线上使用的虚拟SRAM单元，所述虚拟SRAM单元包含：
第一晶体管，其被配置为虚拟位线输出电路且对应于标准SRAM单元中的相似第一晶体管，所述相似第一晶体管被配置为所述标准SRAM单元中的第一位线输出电路；以及
第二晶体管，其被配置为用于所述虚拟位线输出电路的电压连结电路且对应于所述标准SRAM单元中的相似第二晶体管，所述相似第二晶体管被配置为所述标准SRAM单元中的第二位线输出电路的至少一部分。
2.根据权利要求1所述的虚拟SRAM单元，其中所述电压连结电路包含连结低电路，所述连结低电路将逻辑低电压轨道耦合到所述虚拟位线输出电路的晶体管栅极输入端，以用于将所述虚拟位线输出电路配置为虚拟位线负载。
3.根据权利要求1所述的虚拟SRAM单元，其中所述电压连结电路包含连结高电路，所述连结高电路将逻辑高电压轨道耦合到所述虚拟位线输出电路的晶体管栅极输入端，以用于将所述虚拟位线输出电路配置为虚拟位线驱动器。
4.根据权利要求1所述的虚拟SRAM单元，其中所述虚拟SRAM单元的所述第一晶体管之间的金属层互连包含所述标准SRAM单元的所述相似第一晶体管之间存在的大致相同金属层互连，且其中所述虚拟SRAM单元的所述第二晶体管之间的金属层互连包含相对于所述标准SRAM单元的所述相似第二晶体管而改变的金属层互连，使得所述虚拟SRAM单元的所述第二晶体管充当用于所述虚拟位线输出电路的所述电压连结电路而非所述标准SRAM单元的所述第二位线输出电路。
5.一种SRAM电路，其包含：
标准SRAM单元阵列，其用于存储数据；
读取/写入电路，其用于提供对所述标准SRAM单元阵列的存取；以及
一个或一个以上虚拟位线电路，其用于结合所述读取/写入电路定时信号产生，每一虚拟位线电路包括虚拟位线和耦合到所述虚拟位线的若干虚拟SRAM单元，每一所述虚拟SRAM单元包含：
第一晶体管，其被配置为虚拟位线输出电路且对应于标准SRAM单元中的相似第一晶体管，所述相似第一晶体管被配置为所述标准SRAM单元中的第一位线输出电路；以及
第二晶体管，其被配置为用于所述虚拟位线输出电路的电压连结电路且对应于所述标准SRAM单元中的相似第二晶体管，所述相似第二晶体管被配置为所述标准SRAM单元中的第二位线输出电路的至少一部分。
6.根据权利要求5所述的SRAM电路，其进一步包含微处理器，所述微处理器包括所述标准SRAM电路作为嵌入式存储器。
7.根据权利要求5所述的SRAM电路，其中所述若干虚拟SRAM单元包含一个被配置为虚拟位线驱动器的虚拟SRAM单元，以及一个或一个以上被配置为虚拟位线负载的虚拟SRAM单元。
8.根据权利要求7所述的SRAM电路，其中所述虚拟位线电路包括可编程延迟控制电路，所述可编程延迟控制电路经配置以向所述虚拟位线电路提供延迟定时调整。
9.根据权利要求8所述的SRAM电路，其中所述可编程延迟控制电路包含可以数字方式寻址的并联下拉元件，使得可结合启用所述一个或一个以上虚拟位线驱动器来启用零个、一个或一个以上并联下拉元件。
10.根据权利要求9所述的SRAM电路，其中所述可编程延迟控制电路的所述并联下拉元件包含所述标准SRAM单元中使用的一个或一个以上晶体管的缩放版本。
11.一种在电子设计库中的虚拟SRAM单元，所述虚拟SRAM单元表示在所述电子设计库中经定义的标准SRAM单元的修改版本，所述虚拟SRAM单元包含：
虚拟位线输出电路，其使用对应于所述标准SRAM单元中的相似第一晶体管的第一晶体管来配置；以及
电压连结电路，其用于将所述虚拟位线输出电路的电压输入端连结到所需的电压信号，所述电压连结电路使用对应于所述标准SRAM单元中的相似第二晶体管的第二晶体管来配置。
12.一种从标准SRAM单元导出虚拟SRAM单元的方法，使得所述虚拟SRAM单元在位线负载方面展示与所述标准SRAM单元大致类似的电学特征，所述方法包含：
重新配置用于所述标准SRAM单元中的第一晶体管的金属层连接，使得所述第一晶体管操作作为虚拟位线输出电路；以及
重新配置用于所述标准SRAM单元中的第二晶体管的金属层连接，使得所述第二晶体管作为用于所述虚拟位线输出电路的电压连结电路来操作。
13.根据权利要求12所述的方法，其中重新配置用于所述第一晶体管的金属层连接包含重新配置所述金属层连接以将所述虚拟位线输出电路配置为虚拟位线负载，且其中重新配置用于所述第二晶体管的金属层连接包含重新配置所述金属层连接以将所述电压连结电路配置为用于将所述虚拟位线负载的输入端耦合到低电压轨道的连结低电路。
14.根据权利要求12所述的方法，其中重新配置用于所述第一晶体管的金属层连接包含重新配置所述金属层连接以将所述虚拟位线输出电路配置为虚拟位线驱动器，且其中重新配置用于所述第二晶体管的金属层连接包含重新配置所述金属层连接以将所述电压连结电路配置为用于将所述虚拟位线负载的输入端耦合到高电压轨道的连结高电路。
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