JP2006236560A - 半導体デバイスおよび半導体デバイスの動作方法 - Google Patents

半導体デバイスおよび半導体デバイスの動作方法 Download PDF

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Abstract

【課題】小容量のメモリを必要とするアプリケーションに最適な不揮発性メモリを提供する。
【解決手段】本発明は、直列に結合された第１および第２フローティングゲートトランジスタを有した、不揮発性半導体メモリデバイスに関する。上記各フローティングゲートトランジスタは、フローティングゲートを有している。上記第１および第２フローティングゲートトランジスタに結合されたプログラミング手段は、第１のバイナリ値または第２のバイナリ値のいずれかを表すために、上記フローティングゲートの一方の内部に、選択した電荷を置くように動作でき、そして上記フローティングゲートの他方の内部に、選択した上記電荷より少ない電荷を置くように動作できる。
【選択図】図１

Description

発明の詳細な説明
〔発明の分野〕
本発明は、一般的には、半導体メモリデバイスに関するものである。より具体的には、本発明は、フローティングゲートトランジスタを２つ備えた、電気的消去およびプログラム可能なリードオンリーメモリセル、または電気的再書き込み可能なリードオンリーメモリセルに関する。本発明はさらに、このような半導体メモリデバイスの動作方法に関する。
〔発明の背景〕
携帯機器の小型化には、高度に集積された論理チップが必要である。これらアプリケーションの多くは、ごくわずかなバイト数の情報を記憶させるために、不揮発性メモリを用いている。上記情報には、例えばアナログ回路の調節のため、あるいは特定のアプリケーションまたは外的状況に適応させるための設定パラメータが含まれていることがある。あるいは、上記情報には、個人パラメータと称される、例えばシリアルデバイス番号または識別番号などの個人情報が含まれていることもある。典型的なアプリケーションでは、個人パラメータおよび／または設定パラメータを記憶させるために必要なバイト数は、１０バイトから約１キロバイトなどとわずかである。
上記のような不揮発性メモリを小型アプリケーションにおいて用いた例としては、音響技師が補聴器のフィルターパラメータをその補聴器の使用者用に調節すること、および、補聴器の電源を切る前に音量パラメータを記録することが挙げられる。
個人パラメータ、そして特に設定パラメータは、書き込み可能であってよい。設定パラメータは、通常動作モード中、機器の電源を切る前、または通常動作モードからスリープモードへ切り替える際において、通常は変更されることはない。特に電池式の携帯機器には、個人パラメータ、そして特に設定パラメータが必要である。これは、スリープモードへの切り替え、または部分的に電源を切ることによってデータが失われないようにし、機器を再調節および再設定する必要をなくすためである。
従来のアプリケーションは、個人パラメータおよび設定パラメータを記録するために、マイクロコントローラによって読み出しおよびプログラムされる、不揮発性オンボードメモリを備えている。
あるいは、従来のアプリケーションは、回路起動時に、内部制御装置またはステートマシンを介して揮発性メモリへ読み出される不揮発性メモリモジュールを備えていることもある。記憶装置をわずか数バイト分しか使わないチップに不揮発性メモリモジュールを追加することは、非常に非効率的である。より多くのデータを記憶できる従来のメモリモジュールは、サイズが大きすぎる。
起動時において、上記のような不揮発性メモリを揮発性メモリへ読み出すことによって時間遅延が生じるため、使用が不便になる。
不揮発性メモリモジュールまたはオンボードメモリはさらに、電源供給の必要性、およびサイズに関して不都合な点がある。
論理技術における従来のプログラマブル素子は、良好な保持特性を得るための最適化が行われず、またサイズの縮小が困難である。このような素子をプログラムおよび消去するための方法は、非常に複雑である。
例えば、ＦＰＧＡと称されるフィールドプログラマブルゲートアレイにおいて使用されるプログラマブル配線は、超小型メモリには不適である。プログラマブル配線は、低電圧および低電力の動作に対して最適化されていない。
〔本発明の概要〕
本発明の好適な実施形態は、例えば個人情報または設定情報を記憶させるための、プログラマブル構成素子を備えた半導体メモリデバイスを提供する。各プログラマブル構成素子は、第１のバイナリ値または第２のバイナリ値を表すことができる。
上記プログラマブル構成素子は、直列に結合された第１フローティングゲートトランジスタと、第２フローティングゲートトランジスタとを有していることが好ましい。出力は、上記第１フローティングゲートトランジスタと、上記第２フローティングゲートトランジスタとの間に結合されている。別の実施形態では、他の不揮発性メモリ素子を用いることができる。
各フローティングゲートトランジスタは、フローティングゲートを有している。フローティングゲートは、電子を含む、選択電荷が置かれている場合は、導通していない。置かれている電荷が選択電荷より少ない場合、特に電子がないまたはほとんどない場合、そのフローティングゲートトランジスタは導通する。
上記プログラマブル構成素子の新規な形態では、選択電荷が、第１フローティングゲートトランジスタからなる第１フローティングゲート内、または、第２フローティングゲートトランジスタからなる第２フローティングゲート内、のいずれかに蓄積される。従って、第１フローティングゲートトランジスタが導通していれば、第２フローティングゲートトランジスタは導通せず、この場合は第１のバイナリ値が表される。あるいは、第２フローティングゲートトランジスタが導通していれば、第１フローティングゲートトランジスタは導通せず、この場合は第２のバイナリ値が表される。
第１および第２フローティングゲートトランジスタに読み出し電圧を印加することによって、第１のバイナリ値が蓄積されているのか、もしくは第２のバイナリ値が蓄積されているのか、を感知できる。上記読み出し電圧は、第１フローティングゲートトランジスタに印加される第１読み出し電圧と、第２フローティングゲートトランジスタに印加される第２読み出し電圧とを含んでいる。第１フローティングゲートトランジスタと第２フローティングゲートトランジスタとの間の出力電圧は、第１フローティングゲートトランジスタおよび第２フローティングゲートトランジスタのいずれが導通するかによって決定される。第１フローティングゲートトランジスタが導通する場合、上記出力電圧は第１読み出し電圧に引き込まれる。第２フローティングゲートトランジスタが導通する場合、上記出力電圧は第２読み出し電圧に引き込まれる。通常動作モード中は、常に、上記２つのフローティングゲートトランジスタのいずれか１つのみが導通する。
読み出し電圧の印加時において、即座にかつ確実に上記出力電圧を得ることができる。このとき、スタティックな電流が流出することもない。通常動作モード中は、別々の読み出し動作、あるいは追加的な読み出し信号のいずれも不要である。上記半導体メモリデバイスは、低い供給電圧において、そして低電力のドレインを用いて、その全機能を利用できる。
出力信号は、論理信号と互換性があってよい。第１読み出し電圧と等価またはほぼ等価である出力電圧は、第１のバイナリ値、例えば論理「１」を表す。第２読み出し電圧と等価またはほぼ等価の第２出力電圧は、第２のバイナリ値、例えば論理「０」を表す。
さらに別の形態では、上記半導体デバイスは、第１フローティングゲートトランジスタおよび第２フローティングゲートトランジスタに結合されたプログラミング回路を備えている。このプログラミング回路は、第１選択電荷を第１フローティングゲート内へ置くように動作でき、そして第２選択電荷より少ない電荷を第２フローティングゲート内へ置くように動作できる、あるいは、第１選択電荷より少ない電荷を第１フローティングゲート内へ置くように動作でき、そして第２選択電荷を第２フローティングゲート内へ置くように動作できる。上記回路は、第１または第２フローティングゲート内へ電子を注入および蓄積することによって、第１選択電荷または第２選択電荷をそれぞれ置くことができる。第１選択電荷または第２選択電荷より少ない電荷を置くためには、上記電子を除去してよい。
別の形態では、上記半導体メモリデバイスは、直列に結合された第１フローティングゲートトランジスタおよび第２フローティングゲートトランジスタをそれぞれ１つづつ有した、複数のプログラマブル構成素子を備えている。各プログラマブル構成素子は、第１フローティングゲートトランジスタと第２フローティングゲートトランジスタとの間に結合された出力、ならびに、プログラマブル構成素子の少なくとも１つに結合されたプログラミング回路をさらに備えている。このプログラミング回路は、第１選択電荷を第１フローティングゲート内へ置くように動作でき、そして第２選択電荷より少ない電荷を第２フローティングゲート内へ置くように動作できる、あるいは、第２選択電荷を第２フローティングゲート内へ置くように動作でき、そして第１選択電荷を第１フローティングゲート内へ置くように動作できる。
通常動作モード中において、第１フローティングゲートトランジスタが導通していて、第２フローティングゲートトランジスタが導通していない場合、上記半導体メモリデバイスは、複数の上記プログラマブル構成素子の出力において第１出力電圧を供給できる。第２フローティングゲートトランジスタが導通していて第１フローティングゲートトランジスタが導通していない場合、上記半導体メモリデバイスは、上記出力において第２出力電圧を供給できる。
上記半導体メモリデバイスは、書き込み電圧を上記プログラマブル構成素子へ供給するための、複数の第１レベルシフターをさらに備えている。上記半導体メモリデバイスは、複数のプログラミングデータラインをさらに備えている。このプログラミングデータラインは、上記第１レベルシフターの１つに結合されて、プログラムされる第１のバイナリ値または第２のバイナリ値を供給する。
１つの形態においては、本発明による半導体メモリデバイスは、従来のメモリセルアレイおよびこれに関連する制御装置を備えていない。従って、上記半導体メモリデバイスのサイズは、プログラマブル構成素子の個数にのみ応じて決定される。各プログラマブル構成素子は、少数のバイトを記憶する場合に備えて２つのトランジスタを有してはいるが、このような構成の半導体メモリデバイスは、アレイの全てのメモリセルをプログラムおよび読み出すための制御装置を備えた従来のメモリセルアレイに比べて、必要なスペースが少なくてすむ。例えば、本発明による半導体メモリデバイスは、従来のメモリセルアレイよりも大幅に少ない経費で、従来の論理へ配置または埋め込むことができる。
上記半導体メモリデバイスを動作させる方法の１つとして、直列に結合された第１フローティングゲートトランジスタと第２フローティングゲートトランジスタとに書き込み電圧を印加することによって、１ビットが第１のバイナリ値を表すようにプログラムする工程を含んでいる。これによって、第１フローティングゲートトランジスタが導通し、そして第２フローティングゲートトランジスタが導通しない。第２のバイナリ値を表すためには、第１フローティングゲートトランジスタが導通しないように、そして第２フローティングゲートトランジスタが導通するように書き込み電圧を印加する。
上記方法は、第１フローティングゲートトランジスタおよび第２フローティングゲートトランジスタへ読み出し電圧を印加することによって上記ビットを読み出し、次に、第１のバイナリ値が蓄積されたかを、上記出力において第１出力電圧を感知することによって判別する、あるいは、第２のバイナリ値が蓄積されたかを、第２出力電圧を感知することによって判別する工程をさらに含んでいる。
本発明の第１の形態では、第１および第２フローティングゲートトランジスタは同時にプログラムされる。この方法は、上記プログラミング回路が、第１書き込み電圧を第１フローティングゲートトランジスタに印加することによって、書き込み電圧を印加すると同時に、上記プログラミング回路が、第１書き込み電圧に対して反転している第２書き込み電圧を第２フローティングゲートトランジスタへ印加する工程を含んでいる。あるいは、第１書き込み電圧を第２フローティングゲートトランジスタへ印加すると同時に、第２書き込み電圧を第１フローティングゲートトランジスタへ印加する。この結果、第１および第２フローティングゲートが同時にプログラムされ、通常動作モード中において、第１のバイナリ値または第２のバイナリ値が表される。
本発明による方法の別の形態では、ビットをプログラムして第１のバイナリ値を表す第１の工程と、ビットをプログラムして第２のバイナリ値を表す第２の工程とが実行される。あるいは、上記第１の工程中に第２のバイナリ値がプログラムされ、上記第２の工程中に第１のバイナリ値がプログラムされる。
本発明の上記および上記以外の特徴および利点については、以下の、図面の簡単な説明、詳細な説明、請求項、ならびに添付図面から明らかとなるであろう。
〔図面の簡単な説明〕
本発明および本発明の利点についてより完全に理解するために、添付図面と共に以下の説明を参照されたい。添付図面は次の通りである：
図１は、プログラマブル構成素子のブロック図を示す。
図２は、多数のプログラマブル構成素子を有した半導体メモリデバイスの第１の実施形態を示す。
図３は、多数のプログラマブル構成素子を有した半導体メモリデバイスの第２の実施形態を示す。
以下に列挙する符号を、図面と共に用いることとする：
９ プログラマブル構成素子
３ 出力
１ 第１フローティングゲートトランジスタ
１１ 第１フローティングゲートトランジスタの第１端子
１２ 第１フローティングゲートトランジスタの第２端子
１３ 第１フローティングゲート
１０ 第１コントロールゲート
１５ 第１トンネル素子
２ 第２フローティングゲートトランジスタ
２１ 第２フローティングゲートの第１端子
２２ 第２フローティングゲートの第２端子
２３ 第２フローティングゲート
２０ 第２コントロールゲート
２５ 第２トンネル素子
４ プログラミング回路
６ 第１レベルシフター
６１ 第１レベルシフターの第１端子
６２ 第１レベルシフターの第２端子
６３ 第１レベルシフターの第３端子
６４ 第１レベルシフターのモード入力
６６ 第２レベルシフター
６６１ 第２レベルシフターの第１端子
６６２ 第２レベルシフターの第２端子
６６３ 第２レベルシフターの第３端子
６６４ 第２レベルシフターのモード入力
Ｌｏｇｉｃ−ＶＤＤ 第１ライン
Ｌｏｇｉｃ−ＶＳＳ 第２ライン
ＶＳＳ 第３ライン
ＶＲｅａｄ／ＶＰｒｏｇ 読み出し／プログラミングライン
ＰｒｏｇＥｎａｂｌｅ プログラミングモード信号線
ＰｒｏｇＤａｔａ プログラミングデータライン
ＰｒｏｇＰｈａｓｅ プログラミングフェーズ線
ＲｅａｄＤａｔａ 読み出しデータライン
Ｄ プログラミングデータ信号
Ｑ データ信号
／Ｑ 反転データ信号
ＱＱ 第２データ信号
／ＱＱ 第２反転データ信号
ＤＤ プログラミングフェーズ信号
ＥＮＡ プログラミングモード信号
Ｃ１ 第１選択電荷
Ｃ２ 第２選択電荷
〔実施形態の詳細な説明〕
好適な実施形態について以下に詳述する。しかし本発明は、様々な、特定の状況において実施できる、適用可能な多くの概念を提供していることについて注意されたい。以下に説明する具体的な実施形態は、本発明を実施および利用するにあたっての具体例を示すのみであって、本発明の範囲を限定するものではない。
図１は、第１フローティングゲートトランジスタ１および第２フローティングゲートトランジスタ２を有した、プログラマブル構成素子９のブロック図を示す。第１フローティングゲートトランジスタ１および第２フローティングゲートトランジスタ２は、直列に結合されていて、これらの間に出力３が結合されている。第１フローティングゲートトランジスタ１は、内部に電子を蓄積するための第１フローティングゲート１３を有している。第１フローティングゲートトランジスタ１は、第１コントロールゲート１０、および第１トンネル素子１５をさらに有している。第１フローティングゲートトランジスタ１は、第１端子１１ならびに第２端子１２をさらに有している。第１フローティングゲートトランジスタ１と同様に、第２フローティングゲートトランジスタ２は、第１端子２１、第２端子２２、第２フローティングゲート２３、第２コントロールゲート２０、および第２トンネル素子２５を有している。
第１フローティングゲートトランジスタ１の第２端子１２は、第２フローティングゲートトランジスタ２の第１端子２１に結合されている。出力３は、第１フローティングゲートトランジスタ１の第２端子１２に結合されている。第１フローティングゲートトランジスタ１の第１端子１１は、電源である第１読み出し電圧を印加するための、第１ラインＬｏｇｉｃ−ＶＤＤに結合されている。第２フローティングゲートトランジスタ２の第２端子２２は、第２読み出し電圧を印加するための、第２ラインＬｏｇｉｃ−ＶＳＳに結合されている。
プログラミング回路４は、第１フローティングゲートトランジスタ１と第２フローティングゲートトランジスタ２とに結合されている。プログラミング回路４を有効にすることによって、第１のバイナリ値または第２のバイナリ値のいずれかを表すビットが、プログラマブル構成素子９内にプログラムおよび記憶される。
通常動作モード中に、プログラマブル構成素子９は、第１および第２読み出し電圧を印加することによって、第１のバイナリ値が記憶されたのか、あるいは第２のバイナリ値が記憶されたかのか、を感知できる。このとき、プログラマブル構成素子９は、出力３において第１出力電圧を検出することによって、第１のバイナリ値が記憶されたかを感知し、そして出力３において第２出力電圧を検出することによって、第２のバイナリ値が記憶されたかを感知する。
一般的に、第１フローティングゲートトランジスタ１および第２フローティングゲートトランジスタ２は、ドレイン電極ならびにソース電極を有している。このドレイン電極は、第１フローティングゲートトランジスタ１の第１端子１１、および第２フローティングゲートトランジスタ２の第１端子２１である。上記ソース電極は、第１ゲートトランジスタ１の第２端子１２、および第２フローティングゲートトランジスタ２の第２端子２２である。
第１フローティングゲートトランジスタ１および第２フローティングゲートトランジスタ２はそれぞれ、絶縁体によって覆われた導電性ゲート（例えばポリシリコン）を有している。電荷、特に電子は、第１フローティングゲート１３および第２フローティングゲート２３内に蓄積されている。
トンネル素子１５、２５とコントロールゲート１０、２０との間に負電圧を印加することによって、電子がフローティングゲート１３、２３内に注入される。トンネル素子１５、２５とコントロールゲート１０、２０との間に正電圧を印加することによって、電子が上記フローティングゲートから除去される。別の不揮発性構成メモリセルを使用する場合は、別のプログラミングおよび消去方法を用いてもよい。
上記フローティングゲートトランジスタの状態は、上記フローティングゲート内に置かれる電荷の量に応じて異なる。選択電荷、特に電子を蓄積した上記フローティングゲートトランジスタのドレイン電極とソース電極との間に電圧を印加することによって、チャネルが形成されないため、この場合は導通しない上記フローティングゲートトランジスタを介した電流の流出が防止される。上記フローティングゲート内に置かれた電荷が選択電荷より少ない場合、特に電子がないかほとんどない、あるいは正電荷である場合、上記ゲート下にチャネルが形成され、この場合は導通する上記フローティングゲートトランジスタを介して電流が流出する。
プログラマブル構成素子９は、第１のバイナリ値および第２のバイナリ値を表すことができる。第１フローティングゲートトランジスタ１が導通して、第２フローティングゲートトランジスタ２が導通しない場合、第１のバイナリ値が表される。第２フローティングゲートトランジスタ２が導通して、第１フローティングゲートトランジスタ１が導通しない場合、第２のバイナリ値が表される。メモリセルが不要である場合、フローティングゲートトランジスタ１およびフローティングゲートトランジスタ２を両者とも導通させず、出力３をハイインピーダンス状態に置くことができる。
図１では、第２のバイナリ値が表されている。なぜなら、第１選択電荷Ｃ１が第１フローティングゲート１３内に置かれていて、第２選択電荷Ｃ２より少ない電荷が第２フローティングゲート２３内に置かれているからである。
通常動作モード中は、記憶されたビットが感知される。このビットを読み出すために、第１読み出し電圧が第１ラインＬｏｇｉｃ−ＶＤＤへ印加され、そして第２読み出し電圧が第２ラインＬｏｇｉｃ−ＶＳＳへ印加される。出力３における出力電圧は、第１フローティングゲートトランジスタ１が導通するのか、あるいは第２フローティングゲートトランジスタ２が導通するのか、に応じて決定される。第１フローティングゲートトランジスタ１が導通する場合、上記出力電圧は、第１読み出し電圧と等価、あるいはほぼ等価となる。第２フローティングゲートトランジスタ２が導通する場合、上記出力電圧は、第２読み出し電圧と等価、あるいはほぼ等価となる。第１ラインＬｏｇｉｃ−ＶＤＤと第２ラインＬｏｇｉｃ−ＶＳＳとの間に電流フローはない。なぜなら、第１フローティングゲートトランジスタ１または第２フローティングゲートトランジスタ２のいずれかが、あるいはこれら両者ともに、通常動作モード中において導通しないからである。
ビットが第２のバイナリ値を表すようにプログラムする工程は、電子を注入し、選択電荷Ｃ１を第１フローティングゲート１３へ置く工程を含んでいる。この結果、第１フローティングゲートトランジスタ１は導通しない。そして、図１に示すように、選択電荷Ｃ２より少ない電荷が第２フローティングゲート２３内に置かれ、第２フローティングゲートトランジスタ２は導通する。上記ビットが第１のバイナリ値を表すようにプログラムする工程は、上記電子を第１フローティングゲートから除去し、そして電子を第２フローティングゲート２へ注入する工程を含んでいる。第２フローティングゲートトランジスタ２が導通しなくなると同時に、第１フローティングゲートトランジスタ１が導通する。
第１フローティングゲート１３から電子を除去するためには、第１トンネル素子１５と第１コントロールゲート１０との間に、第１書き込み電圧と称される高電圧が印加される。これにより、ＦＮトンネリングによって、第１フローティングゲート１３から電子が除去される。そして、第１フローティングゲートトランジスタ１が導通する。第１トンネル素子１５と第１コントロールゲート１０との間に、第２書き込み電圧と称される負電圧を印加することによって、電子が第１フローティングゲート１３に注入される。この結果、第１フローティングゲートトランジスタが導通しなくなる。第２トンネル素子２５と第２コントロールゲート２０との間に各第１書き込み電圧または第２書き込み電圧を印加することによって、第２フローティングゲートトランジスタ２も同様にプログラムされる。
第１フローティングゲートトランジスタ１および第２フローティングゲートトランジスタ２は、ビットを表す電荷を、電源なしで数年間保持する。
図２は、図１に示すプログラマブル構成素子９を複数有したアプリケーションの第１の実施形態を示している。各プログラマブル構成素子９は、直列に結合された第１フローティングゲートトランジスタ１および第２フローティングゲートトランジスタ２を有している。
第１フローティングゲートトランジスタ１の第１端子は、電源供給のために、第１ラインＬｏｇｉｃ−ＶＤＤに結合されている。第２フローティングゲートトランジスタ２の第２端子２２は、第２ラインＬｏｇｉｃ−ＶＳＳに結合されている。
第１フローティングゲートトランジスタ１と第２フローティングゲートトランジスタ２との間に結合されている、各プログラマブル構成素子９の出力３は、読み出しデータラインＲｅａｄＤａｔａである。
さらに、上記第１の実施形態は、複数の第１レベルシフター６を有している。この第１レベルシフター６はそれぞれ、第１端子６１ならびに第２端子６２を有している。第１端子６１は、読み出し／プログラミングラインＶＲｅａｄ／ＶＰｒｏｇに結合されている。このＶＲｅａｄ／ＶＰｒｏｇは、プログラミング動作中はプログラミング電圧を有し、そして読み出し動作中は読み出し電圧を有している。第２端子６２は、接地されている第３ラインＶＳＳに結合されている。
上記第１の実施形態は、プログラミングモードラインＰｒｏｇＥｎａｂｌｅを有している。このＰｒｏｇＥｎａｂｌｅは、第１レベルシフター６のモード入力６４に結合されたプログラミングモード信号ＥＮＡを有している。プログラミングモード信号ＥＮＡは、モード入力６４を能動化することによって、または能動化せずに、プログラミングモードが選択されたのか、あるいは通常動作モードが選択されたのか、を示す。
プログラミングデータラインＰｒｏｇＤａｔａは、各第１レベルシフター６の第３入力６３に結合されている。各プログラミングデータラインＰｒｏｇＤａｔａは、プログラムされる第１のバイナリ値または第２のバイナリ値のいずれかを表すプログラミングデータ信号Ｄを含んでいる。プログラミング中において、第１レベルシフター６のモード入力６４が能動化される。プログラミングデータ信号Ｄが第１のバイナリ値を表している場合、データ信号Ｑは、第１端子６１に印加されたプログラミング電圧と等しく、そして反転データ信号／Ｑは、第２端子６２によって接地電位とされる。反対に、プログラミングデータ信号Ｄが第２のバイナリ値を表している場合、反転データ信号／Ｑはプログラミング電圧と等しく、そしてデータ信号Ｑは接地電位とされる。
各レベルシフター６は、第１トンネル素子１５および第２コントロールゲート２０にデータ信号Ｑを供給することによって、そして第２トンネル素子２５および第１コントロールゲート１０に反転データ信号／Ｑを供給することによって、複数のプログラマブル構成素子９の１つに、第１および第２書き込み電圧を供給する。
通常動作モード中において、プログラマブル構成素子９の１つに記憶された上記ビットは、プログラマブル構成素子９の出力３において、あるいは各読み出しデータラインＲｅａｄＤａｔａにおいて検出される。第１のバイナリ値が記憶されている場合、出力３において、第１出力電圧が感知される。同様に、第２のバイナリ値が記憶されている場合、第２出力電圧が供給される。
通常動作モード中において、第１レベルシフター６の第１端子６１に第３読み出し電圧が印加され、そして第１レベルシフター６のモード入力６４が無効にされる。その結果、データ信号Ｑおよび反転データ信号／Ｑの両者ともが第３読み出し電圧を有し、そしてレベルシフター６に供給されたデータ信号Ｄに応じて異なることはない。第１フローティングゲートトランジスタ１および第２フローティングゲートトランジスタ２のトンネル素子１５、２５と、コントロールゲート１０、２０との間において、上記によって生じるトランジスタ読み出し電圧は、ゼロである。この読み出し電圧は、通常動作モード中は、第１フローティングゲート１３および第２フローティングゲート２３に蓄積された電荷に影響を及ぼすことはない。
上記ビットの読み出しは、第１ラインＬｏｇｉｃ−ＶＤＤを介して、第１フローティングゲートトランジスタ１の第１端子１１へ第１読み出し電圧を印加する工程と、第２ラインＬｏｇｉｃ−ＶＳＳを介して、第２フローティングゲートトランジスタ２の第２端子２２へ第２読み出し電圧を印加する工程と、を含んでいる。上記第１電圧は電源電圧である。上記第２電圧は接地電位とされていてよい。
第１のバイナリ値が記憶されている場合は、出力３において、上記第１読み出し電圧が感知され、そして第２のバイナリ値が記憶されている場合は、第２読み出し電圧が感知される。上記第１電圧は第１のバイナリ値を表し、そして上記第２電圧は第２のバイナリ値を表す。上記両電圧は、上記機器の、読み出しデータラインＲｅａｄＤａｔａに直接結合された非メモリ部分に用いられる論理信号として使用可能である。あるいは、上記メモリセルとデータラインＲｅａｄＤａｔａとの間にバッファなどを結合させてもよい。上記の非メモリ部分は図示されていない。
プログラミング実行中に、読み出し／プログラミングラインＶＲｅａｄ／ＶＰｒｏｇは、プログラミング電圧に引き込まれる。このプログラミング電圧は上記第３読み出し電圧よりも高く、そして第１レベルシフター６のモード入力６４が能動化される。その結果、第１レベルシフターから供給された、第１トンネル素子１５および第２トンネル素子２５と、第１コントロールゲート１０および第２コントロールゲート２０との間の電圧はそれぞれ、第１フローティングゲート１３内の電荷および第２フローティングゲート２３内の電荷に影響を及ぼす。これらの電圧は、第１および第２書き込み電圧を含んでいる。第１ラインＬｏｇｉｃ−ＶＤＤおよび第２ラインＬｏｇｉｃ−ＶＳＳに印加された上記第１および第２読み出し電圧はそれぞれ、プログラミング動作中に変えなくてよい。上記トンネル素子へのプログラミング電圧の印加、および上記コントロールゲートの接地によって、上記トンネル素子と上記コントロールゲートとの間に第１書き込み電圧が印加されることになる。上記トンネル素子が接地され、かつ上記プログラミング電圧が上記コントロールゲートに印加された場合、上記第２書き込み電圧が印加される。
第１トンネル素子１５と第１コントロールゲートとの間に第１書き込み電圧が印加され、かつ第２トンネル素子２５と第２コントロールゲート２０との間に第２書き込み電圧が印加された場合、第２フローティングゲート２３内に電荷が注入および蓄積され、そしてこの電荷が第１フローティングゲート１３から除去され、第１のバイナリ値が表される。第１トンネル素子１５と第１コントロールゲート１０との間に第２書き込み電圧が印加され、かつ第２トンネル素子２５と第２コントロールゲート２０との間に第１書き込み電圧が印加された場合は、第２のバイナリ値が示される。
図３は、図２に示すプログラマブル構成素子９を複数有したアプリケーションの第２の実施形態を示す。各プログラマブル構成素子９は、直列に結合された第１フローティングゲートトランジスタ１および第２フローティングゲートトランジスタ２を有している。
第１フローティングゲートトランジスタ１の第１端子１１は、電源供給のために、第１ラインＬｏｇｉｃ−ＶＤＤに結合されている。第２フローティングゲートトランジスタ２の第２端子２２は、接地されている第２ラインＬｏｇｉｃ−ＶＳＳに結合されている。
第１フローティングゲートトランジスタ１と第２フローティングゲートトランジスタ２との間に結合されている、各プログラマブル構成素子９の出力３は、読み出しデータラインＲｅａｄＤａｔａに結合されている。
図２と同様に、第２の実施形態は、複数の第１レベルシフター６を有している。第１レベルシフター６は、前述のように、接地線ＶＳＳ、読み出し／プログラミングラインＶＲｅａｄ／ＶＰｒｏｇ、プログラミングモード信号ＥＮＡ、およびプログラミングデータラインＰｒｏｇＤａｔａに結合されている。しかし、第１レベルシフター６のデータ信号Ｑおよび反転データ信号／Ｑは、各プログラマブル構成素子９の第１フローティングゲートトランジスタ１および第２フローティングゲートトランジスタ２に、異なる方法によって結合されている。データ信号Ｑは、第１トンネル素子１５にのみ結合され、そして反転データ信号／Ｑは、第２トンネル素子２５にのみ結合されている。これによって生じる図２との相違点について、以下に説明する。
第２の実施形態は、第２レベルシフター６６をさらに有している。この第２レベルシフター６６は、読み出し／プログラミングラインＶＲｅａｄ／ＶＰｒｏｇに結合された第１端子６６１と、接地された第３ラインＶＳＳに結合された第２端子６６２とを有している。第２レベルシフター６６は、プログラミングフェーズ信号ＤＤに結合された第３端子６６３をさらに有している。このプログラミングフェーズ信号ＤＤは、プログラミングフェーズ線ＰｒｏｇＰｈａｓｅによって供給される。モード入力６６４は、プログラミングモード信号ＥＮＡに結合されている。第１レベルシフター６がデータ信号Ｑおよび反転データ信号／Ｑを供給する方法と同様の方法によって、第２レベルシフター６６は、第２データ信号ＱＱおよび第２反転データ信号／ＱＱを供給する。第２データ信号ＱＱおよび第２反転データ信号／ＱＱもまた同様に、プログラミングフェーズ信号ＤＤおよびプログラミングモード信号ＥＮＡに応じて異なる。
第２データ信号ＱＱは、第１ワードラインＷ１によって、第１コントロールゲート１０に結合されている。第２反転データ信号／ＱＱは、第２ワードラインＷ２によって、第２コントロールゲート２０に結合されている。この結果、第１コントロールゲート１０および第２コントロールゲート２０とプログラマブル構成素子９の第１トンネル素子１５および第２トンネル素子２５とに印加されたプログラミングおよび読み出し電圧は、それぞれの第１レベルシフター６、および第２レベルシフター６６との相互作用に依存する。
図３に示す第２の実施形態では、第１ワードラインＷ１および第２ワードラインＷ２があるために、数ビット以上のビットが同じ位置において実現されるならば、図２に示す第１の実施形態に比べて、必要なスペースが少なくて済む。
通常動作モード中において、第１読み出し電圧および第２読み出し電圧が、第１ラインＬｏｇｉｃ−ＶＤＤおよび第２ラインＬｏｇｉｃ−ＶＳＳに印加される。第３読み出し電圧が、読み出し／プログラミングラインＶＲｅａｄ／ＶＰｒｏｇへ印加されると同時に、第１レベルシフター６のモード入力６４および第２レベルシフター６６のモード入力６６４が非能動化される。その結果、第１トンネル素子１５と第１コントロールゲート１０との間、ならびに、第２トンネル素子２５と第２コントロールゲート２０との間に、それぞれ印加される電圧はゼロであり、プログラマブル構成素子９に蓄積された電荷に影響を及ぼすことはない。
プログラミング中は、読み出し／プログラミングラインＶＲｅａｄ／ＶＰｒｏｇは、上記プログラミング電圧に引き込まれる。第２の実施形態におけるプログラマブル構成素子９のプログラミングは、２つの主要な工程をさらに含んでいる。まず、第１のバイナリ値または第２のバイナリ値のいずれか一方がプログラムされ、次に他方がプログラムされる。
プログラミング工程の１つは、第２のバイナリ値をプログラミングする工程を含んでいる。第２データ信号ＱＱによってプログラミング電圧を供給するため、そして第２反転データ信号／ＱＱを接地電位とするために、上記プログラミングフェーズ信号が選択される。
第２のバイナリ値がプログラムされると、各第１レベルシフター６は、反転データ信号／Ｑによってプログラミング電圧を供給し、そしてデータ信号Ｑが接地電位とされる。その結果、第１トンネル素子１５と第１コントロールゲート１０との間に第２書き込み電圧が印加され、また第２トンネル素子２５と第２コントロールゲート２０との間に第１書き込み電圧が印加される。第１フローティングゲート１３内に電子が注入されることによって、第１フローティングゲートトランジスタ１が非導通となり、そして電子が第２フローティングゲート２３から除去されることによって、第２フローティングゲートトランジスタ２が導通する。
第１のバイナリ値をプログラムするために、第１レベルシフター６が、データ信号Ｑによってプログラミング電圧を供給し、そして反転データ信号／Ｑが接地電位とされると同時に、プログラミング電圧が第２データ信号ＱＱによって供給され、そして第２反転データ信号／ＱＱが接地されると、第１トンネル素子１５と第１コントロールゲート１０との間、ならびに第２トンネル素子２５と第２コントロールゲート２０との間に生じる電圧はゼロであり、そして上記第１および第２フローティングゲート内の電荷は、この工程において変えられることはない。
上記プログラミング工程の２つ目は、第２データ信号ＱＱを接地電位とし、またプログラミングフェーズ信号を変えることによって第２反転データ信号／ＱＱをプログラミング電圧へ引き込む工程を含んでいる。第１レベルシフター６によって供給されるデータ信号Ｑおよび反転データ信号／Ｑが変えられることはない。従って、第１のバイナリ値がプログラムされる。
第１のバイナリ値がプログラムされる場合、各第１レベルシフター６が、データ信号Ｑによってプログラミング電圧を供給し、そして反転データ信号／Ｑが接地電位とされると同時に、第２反転データ信号／ＱＱによってプログラミング電圧が供給され、そして第２データ信号／ＱＱが接地電位とされる。第１トンネル素子１５と第１コントロールゲート１０との間、ならびに、第２トンネル素子２５と第２コントロールゲート２０との間に生じる電圧によって、第２フローティングゲート２３に電子が注入されて、フローティングゲートトランジスタ２が導通しなくなり、そして第１フローティングゲート１３から電子が除去されて、第１フローティングゲートトランジスタ１が導通する。
プログラマブル構成素子９に、第２のバイナリ値がプログラムされる場合、上記第１および第２フローティングゲート内の電荷は、このプログラミング工程中において変えられることはない。
上述してきたこれら実施形態において、不揮発性メモリはフローティングゲートセルであるが、別の不揮発性メモリセルを用いてもよい。例えば、本発明は、一形態において、高電圧の供給（ＶＤＤ、ＶＳＳ）と低電圧の供給（Ｌｏｇｉｃ−ＶＤＤ、Ｌｏｇｉｃ−ＶＳＳ）とを切り離す。読み出し電圧は、上記第１および第２フローティングゲートトランジスタの端子へ印加される。上記第１および第２フローティングゲートトランジスタに結合される読み出し電圧は、書き込み電圧を印加するために切り離される必要はない。上記第１および第２フローティングゲートトランジスタの１つは、読み出し電圧が上記第１および第２端子へまだ印加されている間に、そのトンネル素子およびコントロールゲートに高電圧を印加することによって、プログラム可能である。読み出しモード中において、高電圧は印加されない。この実施形態では、同様の方法によってプログラムおよび読み出し可能な任意の不揮発性メモリを使用できる。
従来技術
米国特許第５，７４０，１０６号
米国特許第６，００２，６１０号
米国特許第６，１１４，５８０号
米国特許第６，３５６，４７８号
プログラマブル構成素子のブロック図を示す。 多数のプログラマブル構成素子を有した半導体メモリデバイスの第１の実施形態を示す図である。 多数のプログラマブル構成素子を有した半導体メモリデバイスの第２の実施形態を示す図である。
符号の説明
９ プログラマブル構成素子
３ 出力
１ 第１フローティングゲートトランジスタ
１１ 第１フローティングゲートトランジスタの第１端子
１２ 第１フローティングゲートトランジスタの第２端子
１３ 第１フローティングゲート
１０ 第１コントロールゲート
１５ 第１トンネル素子
２ 第２フローティングゲートトランジスタ
２１ 第２フローティングゲートの第１端子
２２ 第２フローティングゲートの第２端子
２３ 第２フローティングゲート
２０ 第２コントロールゲート
２５ 第２トンネル素子
４ プログラミング回路
６ 第１レベルシフター
６１ 第１レベルシフターの第１端子
６２ 第１レベルシフターの第２端子
６３ 第１レベルシフターの第３端子
６４ 第１レベルシフターのモード入力
６６ 第２レベルシフター
６６１ 第２レベルシフターの第１端子
６６２ 第２レベルシフターの第２端子
６６３ 第２レベルシフターの第３端子
６６４ 第２レベルシフターのモード入力
Ｌｏｇｉｃ−ＶＤＤ 第１ライン
Ｌｏｇｉｃ−ＶＳＳ 第２ライン
ＶＳＳ 第３ライン
ＶＲｅａｄ／ＶＰｒｏｇ 読み出し／プログラミングライン
ＰｒｏｇＥｎａｂｌｅ プログラミングモード信号線
ＰｒｏｇＤａｔａ プログラミングデータライン
ＰｒｏｇＰｈａｓｅ プログラミングフェーズ線
ＲｅａｄＤａｔａ 読み出しデータライン
Ｄ プログラミングデータ信号
Ｑ データ信号
／Ｑ 反転データ信号
ＱＱ 第２データ信号
／ＱＱ 第２反転データ信号
ＤＤ プログラミングフェーズ信号
ＥＮＡ プログラミングモード信号
Ｃ１ 第１選択電荷
Ｃ２ 第２選択電荷

Claims (37)

  1. 第１フローティングゲートを含んだ第１フローティングゲートトランジスタと、
    第２フローティングゲートを含み、かつ上記第１フローティングゲートトランジスタと直列に結合された第２フローティングゲートトランジスタと、
    上記第１フローティングゲートトランジスタまたは上記第２フローティングゲートトランジスタのいずれかからの出力電圧を受けるように、上記第１フローティングゲートトランジスタと上記第２フローティングゲートトランジスタとの間に結合された出力と、
    上記第１フローティングゲートトランジスタと上記第２フローティングゲートトランジスタとの間に結合されていて、かつ、第１選択電荷を上記第１フローティングゲート内へ置くように動作し、そして第２電荷より少ない電荷を上記第２フローティングゲート内へ置くように動作する、あるいは、上記第１選択電荷より少ない電荷を上記第１フローティングゲート内へ置くように動作し、そして上記第２選択電荷を上記第２フローティングゲート内へ置くように動作するプログラミング回路と、
    を備えた、不揮発性メモリセル。
  2. 上記第１選択電荷より少ない電荷が上記第１フローティングゲート内に置かれ、かつ上記第２選択電荷が上記第２フローティングゲート内に置かれた場合、上記出力において第１の状態を提供できる、あるいは、
    上記第１選択電荷が上記第１フローティングゲート内に置かれ、かつ上記第２選択電荷より少ない電荷が上記第２フローティングゲート内に置かれた場合、上記出力において第２の状態を提供できる、
    請求項１に記載の半導体デバイス。
  3. 上記第１選択電荷より少ない電荷が上記第１フローティングゲート内に置かれた場合に、上記第１フローティングゲートトランジスタが導通する、または、上記第１選択電荷が上記第１フローティングゲート内に置かれた場合に、上記第１フローティングゲートトランジスタが導通しない、および、
    上記第２選択電荷より少ない電荷が上記第２フローティングゲート内に置かれた場合に、上記第２フローティングゲートトランジスタが導通する、または、上記第２選択電荷が上記第２フローティングゲート内に置かれた場合に、上記第２フローティングゲートトランジスタが導通しない、
    請求項１に記載の半導体デバイス。
  4. 上記第１フローティングゲートトランジスタが、第１端子と、第２端子と、第１コントロールゲートと、第１トンネル素子とをさらに含み、但し、上記第１フローティングゲートトランジスタの上記第２端子が上記出力に結合されていて、
    上記第２フローティングゲートトランジスタが、第１端子と、第２端子と、第２コントロールゲートと、第２トンネル素子とをさらに含み、但し、上記第２フローティングゲートトランジスタの上記第１端子が、上記第１フローティングゲートトランジスタの上記第２端子に結合されている、
    請求項１に記載の半導体デバイス。
  5. 上記第１フローティングゲートトランジスタの上記第１端子に結合された第１ロジックレベルラインと、
    上記第２フローティングゲートトランジスタの上記第２端子に結合されていて、かつ接地されている第２ロジックレベルラインと、
    をさらに含んでいる、請求項４に記載の半導体デバイス。
  6. 第１のバイナリ値または第２のバイナリ値を表すプログラミングデータ信号を含み、かつ上記プログラミング回路に結合されたプログラミングデータラインをさらに含んでいる、請求項４に記載の半導体デバイス。
  7. 上記プログラミング回路が、上記第１コントロールゲートおよび上記第２トンネル素子に結合されたデータ信号と、上記第２コントロールゲートおよび上記第１トンネル素子に結合された反転データ信号とを供給する、請求項６に記載の半導体デバイス。
  8. 上記プログラミング回路が、読み出し／プログラミングラインと、第３ラインと、プログラミングモード信号線と、第１レベルシフターと、をさらに含み、
    上記第１レベルシフターが、第１端子と、第２端子と、第３端子と、能動化可能なモード入力と、を含み、
    上記第１レベルシフターの上記第１端子が、上記読み出し／プログラミングラインに結合されていて、
    上記第１レベルシフターの上記第２端子が、上記第３ラインに結合されていて、
    上記第１レベルシフターの上記第３端子が、上記プログラミングデータラインに結合されていて、
    上記第１レベルシフターの上記モード入力が、上記プログラミングモード信号線に結合されていて、
    上記レベルシフターが、上記データ信号および上記反転データ信号を供給する、
    請求項７に記載の半導体デバイス。
  9. 上記第１レベルシフターの上記モード入力が能動状態になっている間、上記プログラミングデータ信号が第１のバイナリ値を表す場合は、上記データ信号が、上記第１レベルシフターの上記第１端子へ印加される電圧を供給し、そして上記プログラミングデータ信号が第１のバイナリ値を表す場合は、上記反転データ信号が、上記第１レベルシフターの上記第２端子へ印加される電圧を供給し、
    上記第１レベルシフターの上記モード入力が能動状態になっている間、上記プログラミングデータ信号が第２のバイナリ値を表す場合は、上記反転データ信号が、上記第１レベルシフターの上記第１端子へ印加される電圧を供給し、そして上記プログラミングデータ信号が第２のバイナリ値を表す場合は、上記データ信号が、上記第１レベルシフターの上記第２端子へ印加される電圧を供給する、あるいは、
    上記第１レベルシフターの上記モード入力が能動状態ではない間、上記データ信号および上記反転データ信号が、上記第１レベルシフターの上記第１端子へ印加される電圧を供給する、
    請求項８に記載の半導体デバイス。
  10. 第１フローティングゲートを含んだ第１フローティングゲートトランジスタと、第２フローティングゲートを含んだ第２フローティングゲートトランジスタと、上記第１フローティングゲートトランジスタと上記第２フローティングゲートトランジスタとの間に結合された出力と、をそれぞれ有し、かつ、上記第１フローティングゲートトランジスタと上記第２フローティングゲートトランジスタとが直列に結合されている、複数のプログラマブル構成素子と、
    上記複数のプログラマブル構成素子の少なくとも１つに結合されていて、かつ、第１選択電荷を上記第１フローティングゲート内に置くように動作でき、そして第２選択電荷より少ない電荷を上記第２フローティングゲート内に置くように動作できる、あるいは、上記第１選択電荷より少ない電荷を上記第１フローティングゲート内に置くように動作でき、そして上記第２選択電荷を上記第２フローティングゲート内へ置くように動作できるプログラマブル回路と、
    を含んだ、半導体デバイス。
  11. 上記第１選択電荷より少ない電荷が、上記複数のプログラマブル構成素子の１つに含まれる上記第１フローティングゲート内に置かれ、かつ上記第２選択電荷が、上記複数のプログラマブル構成素子の１つに含まれる上記第２フローティングゲート内に置かれた場合に、上記複数のプログラマブル構成素子の１つに含まれる上記出力において第１の状態を提供できる、あるいは、
    上記第１選択電荷が、上記複数のプログラマブル構成素子の１つに含まれる上記第１フローティングゲート内に置かれ、かつ上記第２選択電荷より少ない電荷が、上記複数のプログラマブル構成素子の１つに含まれる上記第２フローティングゲート内に置かれた場合に、上記出力において第２の状態を提供できる、
    請求項１０に記載の半導体デバイス。
  12. 上記第１選択電荷より少ない電荷が上記第１フローティングゲート内に置かれた場合に、上記複数の第１フローティングゲートトランジスタの１つが導通する、または、上記第１選択電荷が上記第１フローティングゲート内に置かれた場合に、上記複数の第１フローティングゲートトランジスタの１つが導通しない、および、
    上記第２選択電荷より少ない電荷が上記第２フローティングゲート内に置かれた場合に、上記複数の第２フローティングゲートトランジスタの１つが導通する、または、上記第２選択電荷が上記第２フローティングゲート内に置かれた場合に、上記複数の第２フローティングゲートトランジスタの１つが導通しない、
    請求項１０に記載の半導体デバイス。
  13. 第１のバイナリ値または第２のバイナリ値を表すプログラミングデータ信号をそれぞれ含み、かつ上記プログラミング回路に結合されている、複数のプログラミングデータライン（ＰｒｏｇＤａｔａ）をさらに有している、請求項１０に記載の半導体デバイス。
  14. 第１ラインと、第２ラインとを含み、
    上記複数のプログラマブル構成素子の１つに含まれる上記第１フローティングゲートトランジスタが、第１端子と、第２端子と、第１コントロールゲートと、第１トンネル素子とをさらに含み、但し、上記第１フローティングゲートトランジスタの上記第１端子が上記第１ラインに結合され、上記第１フローティングゲートトランジスタの上記第２端子が上記出力に結合されていて、
    上記複数のプログラマブル構成素子の１つに含まれる上記第２フローティングゲートトランジスタが、第１端子と、第２端子と、第２コントロールゲートと、第２トンネル素子とをさらに含み、但し、上記第２フローティングゲートトランジスタの上記第１端子が、上記第１フローティングゲートトランジスタの上記第２端子に結合され、上記第２フローティングゲートの上記第２端子が、上記第２ラインに結合されている、
    請求項１３に記載の半導体デバイス。
  15. 上記プログラミング回路が、
    読み出し／プログラミングラインと、第３ラインと、プログラミングモード信号線と、複数の第１レベルシフターとを含み、
    上記複数の第１レベルシフターが、第１端子と、第２端子と、第３端子と、能動化可能なモード入力とをそれぞれ含み、
    上記第１レベルシフターの上記第１端子が、上記読み出し／プログラミングラインに結合されていて、
    上記第１レベルシフターの上記第２端子が、上記第３ラインに結合されていて、
    上記複数の第１レベルシフターの１つに含まれる上記第３端子が、上記複数のプログラミングデータラインの１つに結合されていて、
    上記第１レベルシフターの上記モード入力が、上記プログラミングモード信号線に結合されていて、
    上記各第１レベルシフターが、データ信号および反転データ信号を供給する、
    請求項７に記載の半導体デバイス。
  16. 上記モード入力が能動状態になっている間、上記プログラミングデータ信号が第１のバイナリ値を表す場合は、上記データ信号が、上記第１レベルシフターの上記第１端子へ印加される電圧を供給し、そして上記プログラミングデータ信号が第１のバイナリ値を表す場合は、上記反転データ信号が、上記第１レベルシフターの第２端子へ印加される電圧を供給し、
    上記モード入力が能動状態になっている間、上記プログラミングデータ信号が第２のバイナリ値を表す場合は、上記反転データ信号が、上記第１レベルシフターの上記第１端子へ印加される電圧を供給し、そして上記プログラミングデータ信号が第２のバイナリ値を表す場合は、上記データ信号が、上記第１レベルシフターの上記第２端子へ印加される電圧を供給する、あるいは、
    上記モード入力が能動状態にない間、上記データ信号および上記反転データ信号が、上記第１レベルシフターの上記第１端子へ印加される電圧を供給する、
    請求項１５に記載の半導体デバイス。
  17. 上記複数のデータ信号の１つが、上記複数のプログラマブル構成素子の１つに含まれる第１コントロールゲートおよび上記第２トンネル素子に結合されていて、
    上記複数の反転データ信号の１つが、上記複数のプログラマブル構成素子の１つに含まれる第２コントロールゲートおよび上記第１トンネル素子に結合されている、
    請求項１６に記載の半導体デバイス。
  18. 第１のバイナリ値または第２のバイナリ値を表すプログラミングフェーズ信号を含んだプログラミングフェーズ線と、
    第１端子と、第２端子と、第３端子と、能動化可能なモード入力とを含んだ第２レベルシフターと、を含み、
    上記第２レベルシフターの上記第１端子が、上記読み出し／プログラミングラインに結合されていて、
    上記第２レベルシフターの上記第２端子が、上記第３ラインに結合されていて、
    上記第２レベルシフターの上記第３端子が、上記プログラミングフェーズ線に結合されていて、
    上記第２レベルシフターの上記モード入力が、上記プログラミングモード信号線に結合されていて、
    上記第２レベルシフターが、第２データ信号および第２反転データ信号を供給する、
    請求項１６に記載の半導体デバイス。
  19. 上記第２レベルシフターの上記モード入力が能動状態になっている間、上記プログラミングフェーズ信号が第１のバイナリ値を表す場合は、上記第２データ信号が、上記第２レベルシフターの上記第１端子へ印加される電圧を供給し、そして上記プログラミングフェーズ信号が第１のバイナリ値を表す場合は、上記第２反転データ信号が、上記第２レベルシフターの上記第２端子へ印加される電圧を供給し、
    上記第２レベルシフターの上記モード入力が能動状態になっている間、上記プログラミングフェーズ信号が第２のバイナリ値を表す場合は、上記第２反転データ信号が、上記第２レベルシフターの上記第１端子へ印加される電圧を供給し、そして上記プログラミングフェーズ信号が第２のバイナリ値を表す場合は、上記第２データ信号が、上記第２レベルシフターの上記第２端子へ印加される電圧を供給する、あるいは、
    上記第２レベルシフターの上記モード入力が能動状態にない間、上記第２データ信号および上記第２反転データ信号が、上記第２レベルシフターの上記第１端子へ印加される電圧を供給する、
    請求項１８に記載の半導体デバイス。
  20. 上記複数のデータ信号の１つが、上記第１トンネル素子に結合されていて、
    上記複数の反転データ信号の１つが、上記第２トンネル素子に結合されていて、
    上記第２データ信号が、上記第１コントロールゲートに結合されていて、
    上記第２反転データ信号が、上記第２コントロールゲートに結合されている、
    請求項１９に記載の半導体デバイス。
  21. 第２不揮発性メモリセルに直列に結合された第１不揮発性メモリセルと、該第１不揮発性メモリセルと上記第２不揮発性メモリセルとの間に結合された出力と、をさらに含んでいる半導体デバイスの動作方法であって、
    書き込み電圧を上記第１不揮発性メモリセルと上記第２不揮発性メモリセルとに印加して、上記第１不揮発性メモリセルを導通させ、上記第２不揮発性メモリセルを導通させないことによって、第１のバイナリ値を表すようにビットをプログラムする、あるいは、上記第１不揮発性メモリセルを導通させず、上記第２不揮発性メモリセルを導通させることによって、第２のバイナリ値を表すようにビットをプログラムする工程と、
    プログラムされた上記ビットを、上記第１不揮発性メモリセルと上記第２不揮発性メモリセルとの間に結合された上記出力から読み出す工程と、を含んでいる、
    動作方法。
  22. 上記第１不揮発性メモリセルが第１フローティングゲートトランジスタを含み、そして上記第２不揮発性メモリセルが第２フローティングゲートトランジスタを含んでいる、請求項２１に記載の方法。
  23. 上記第１フローティングゲートトランジスタが、第１端子と、第２端子と、第１コントロールゲートと、第１トンネル素子とを含み、但し、上記第１フローティングゲートトランジスタの上記第２端子が、上記出力に結合されていて、
    上記第２フローティングゲートトランジスタが、第１端子と、第２端子と、第２コントロールゲートと、第２トンネル素子とを含み、但し、上記第２フローティングゲートトランジスタの上記第１端子が、上記第１フローティングゲートトランジスタの上記第２端子に結合されていて、
    上記書き込み電圧を印加する上記工程が、上記第１フローティングゲートトランジスタの上記第１コントロールゲートと、上記第１トンネル素子と、上記第２コントロールゲートと、上記第２トンネル素子と、上記第１端子と、上記第２フローティングゲートトランジスタの上記第２端子と、に上記書き込み電圧を印加する工程を含んでいる、
    請求項２２に記載の方法。
  24. 上記第１フローティングゲートトランジスタが、第１端子と、第２端子と、第１コントロールゲートと、第１トンネル素子とを含み、但し、上記第１フローティングゲートトランジスタの上記第２端子が、上記出力に結合されていて、
    上記第２フローティングゲートトランジスタが、第１端子と、第２端子と、第２コントロールゲートと、第２トンネル素子とをさらに含み、但し、上記第２フローティングゲートトランジスタの上記第１端子が、上記第１フローティングゲートトランジスタの上記第２端子に結合されていて、
    プログラムされた上記ビットを読み出す上記工程が、上記第１フローティングゲートトランジスタの上記第１コントロールゲートと、上記第１トンネル素子と、上記第２コントロールゲートと、上記第２トンネル素子と、上記第１端子と、上記第２フローティングゲートトランジスタの上記第２端子と、に上記書き込み電圧を印加する工程を含んでいる、
    請求項２２に記載の方法。
  25. 上記書き込み電圧が、上記第１フローティングゲートトランジスタの上記第１端子へ印加される第１電圧と、上記第２フローティングゲートトランジスタの上記第２端子へ印加される第２電圧とを含んでいる、請求項２３に記載の方法。
  26. 第１のバイナリ値を表すようにビットをプログラムするための上記書き込み電圧が、上記第１トンネル素子と上記第１コントロールゲートとの間に印加される第１書き込み電圧と、上記第２トンネル素子と上記第２コントロールゲートとの間に印加される第２書き込み電圧とを含み、
    第２のバイナリ値を表すようにビットをプログラムするための上記書き込み電圧が、上記第１トンネル素子と上記第１コントロールゲートとの間に印加される上記第２書き込み電圧と、上記第２トンネル素子と上記第２コントロールゲートとの間に印加される上記第１書き込み電圧とを含んでいる、
    請求項２３に記載の方法。
  27. 第１のバイナリ値を表すようにビットをプログラムする上記工程が、
    上記第１トンネル素子と上記第１コントロールゲートとの間に第１書き込み電圧を印加する工程と、
    上記第２トンネル素子と上記第２コントロールゲートとの間に第２書き込み電圧を印加する工程と、
    上記第１トンネル素子と上記第１コントロールゲートとの間に第３書き込み電圧を印加する工程と、
    上記第２トンネル素子と上記第２コントロールゲートとの間に第４書き込み電圧を印加する工程と、を含み、
    第２のバイナリ値を表すようにビットをプログラムする上記工程が、
    上記第１トンネル素子と上記第１コントロールゲートとの間に上記第４書き込み電圧を印加する工程と、
    上記第２トンネル素子と上記第２コントロールゲートとの間に上記第３書き込み電圧を印加する工程と、
    上記第１トンネル素子と上記第１コントロールゲートとの間に上記第２書き込み電圧を印加する工程と、
    上記第２トンネル素子と上記第２コントロールゲートとの間に上記第１書き込み電圧を印加する工程と、を含んでいる、
    請求項２３に記載の方法。
  28. 第１のバイナリ値を表すようにビットをプログラムする上記工程が、
    上記第１トンネル素子と上記第１コントロールゲートとの間に上記第３書き込み電圧を印加する工程と、
    上記第２トンネル素子と上記第２コントロールゲートとの間に上記第４書き込み電圧を印加する工程と、
    上記第１トンネル素子と上記第１コントロールゲートとの間に上記第１書き込み電圧を印加する工程と、
    上記第２トンネル素子と上記第２コントロールゲートとの間に上記第２書き込み電圧を印加する工程と、を含み、
    第２のバイナリ値を表すようにビットをプログラムする上記工程が、
    上記第１トンネル素子と上記第１コントロールゲートとの間に上記第２書き込み電圧を印加する工程と、
    上記第２トンネル素子と上記第２コントロールゲートとの間に上記第１書き込み電圧を印加する工程と、
    上記第１トンネル素子と上記第１コントロールゲートとの間に上記第４書き込み電圧を印加する工程と、
    上記第２トンネル素子と上記第２コントロールゲートとの間に上記第３書き込み電圧を印加する工程と、を含んでいる、
    請求項２３に記載の方法。
  29. 上記第３書き込み電圧が、上記第４書き込み電圧とほぼ等価である、請求項２７に記載の方法。
  30. 上記第３書き込み電圧および上記第４書き込み電圧がほぼゼロである、請求項２９に記載の方法。
  31. 上記書き込み電圧が、上記第１フローティングゲートトランジスタの上記第１端子へ印加される第１電圧と、上記第２フローティングゲートトランジスタの第２端子へ印加される第２電圧とを含んでいる、請求項２４に記載の方法。
  32. 上記読み出し電圧を印加する上記工程が、
    上記第１トンネル素子と上記第１コントロールゲートとの間に第１トランジスタ読み出し電圧を印加する工程と、
    上記第２トンネル素子と上記第２コントロールゲートとの間に第２トランジスタ読み出し電圧を印加する工程とを含んでいる、
    請求項２４に記載の方法。
  33. 上記第１トランジスタ読み出し電圧が、上記第２トランジスタ読み出し電圧とほぼ等価である、請求項３２に記載の方法。
  34. 上記第１トランジスタ読み出し電圧および上記第２トランジスタ読み出し電圧が、ほぼゼロである、請求項３３に記載の方法。
  35. 半導体デバイスであって、
    第１ノードと第２ノードとの間に電流路を有していて、かつ、該電流路が実質的に導通している第１の状態、または上記電流路が実質的に導通していない第２の状態のいずれかにおいて構成される、第１不揮発性メモリセルと、
    第１ノードと第２ノードとの間に電流路を有していて、かつ、上記第１の状態または上記第２の状態のいずれかにおいて構成される、第２不揮発性メモリセルと、
    上記第１不揮発性メモリセルの上記第２ノードに結合された第１論理レベルノードと、
    上記第２不揮発性メモリセルの上記第２ノードに結合された第２論理レベルノードと、
    上記第１不揮発性メモリの上記第１ノードと上記第２不揮発性メモリセルの上記第１ノードとに結合された出力ノードと、を含み、
    上記第２不揮発性メモリセルの上記第１ノードが、上記第１不揮発性メモリセルの上記第１ノードに結合されていて、
    上記第１不揮発性メモリセルが上記第１の状態にあるとき、上記出力ノードが上記第１論理レベルノードに結合され、
    上記第２不揮発性メモリセルが上記第１の状態にあるとき、上記出力ノードが上記第２論理レベルノードに結合され、
    上記半導体デバイスが動作可能であるときは常に、上記第１不揮発性メモリセルと上記第２不揮発性メモリセルとが、同時に上記第１の状態にあることはない、
    半導体デバイス。
  36. 上記第１不揮発性メモリセルがフローティングゲートトランジスタを含み、そして上記第２不揮発性メモリセルがフローティングゲートトランジスタを含んでいる、請求項３５に記載の半導体デバイス。
  37. 上記第１フローティングゲートトランジスタと上記第２フローティングゲートトランジスタとに結合されていて、かつ、第１選択電荷を上記第１フローティングゲート内へ置くように動作でき、そして第２電荷より少ない電荷を上記第２フローティングゲート内へ置くように動作できる、あるいは、上記第１選択電荷より少ない電荷を上記第１フローティングゲート内へ置くように動作でき、そして上記第２選択電荷を上記第２フローティングゲート内へ置くように動作できる、請求項３５に記載の半導体デバイス。
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