JP5093885B2 - 半導体記憶装置 - Google Patents
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Description
5…書き込みダミービット、6…読み出しダミービット、7…メモリ、8…レジスタ及びドライバ、9…信号バス
MAT00〜MAT71…メモリマット、G1〜G13…ゲート回路、DL1,DL2…遅延回路、FF1,FF2…ラッチ回路、
Q1〜Q6…MOSFET、QD1,QD2…駆動MOSFET(ドライブMOSFET)、QT1,QT2…アドレス選択MOSFET(アクセスMOSFET)、QL1,QL2…負荷MOSFET(ロードMOSFET)。
Claims (12)
- 複数のワード線と、
複数の相補ビット線と、
上記複数のワード線と複数の相補ビット線の交点に設けられ、複数のトランジスタが接続されてメモリセルを構成し、データが保持可能な複数のスタティック型メモリセルと、 上記スタティック型メモリセルとは複数のトランジスタの接続関係が異なる複数の第1ダミーセルと、
上記相補ビット線に対応した第1ダミー線及び第2ダミー線が上記複数の第1ダミーセルに接続され、
上記スタティック型メモリセルへの書き込み信号入力に対応したMOSFETにより一方のレベルが上記第1ダミー線に入力され、上記第1ダミーセルの書き込み電流経路を通して他方のレベルにプリチャージされた上記第2ダミー線が上記第1ダミー線から入力された一方のレベルに従った信号変化をセンスして出力させる書き込みダミービットと、
上記書き込みダミービットからの出力信号により選択されたワード線を非選択状態にするタイミング信号を形成するタイミング制御回路とを有する半導体記憶装置。 - 請求項1において、
上記相補ビット線に対応した第3ダミー線及び第4ダミー線と、上記スタティック型メモリセルと同じ形態で形成された複数の第2ダミーセルとを有し、上記ワード線選択動作に対応して上記第3ダミー線を用いて上記複数の第2ダミーセルが選択され、上記複数の第2ダミーセルのロウレベルの読み出し電流経路が上記第4ダミー線に接続され、ハイレベルにプリチャージされた上記第4ダミー線のロウレベルへの変化をセンスして出力させる読み出しダミービットを更に備え、
上記タイミング制御回路は、上記読み出しダミービットからの出力信号により選択されたワード線を非選択状態にする半導体記憶装置。 - 請求項2において、
上記第1ダミーセル及び第2ダミーセルの数は、プログラマブルに変更可能にされる半導体記憶装置。 - 請求項3において、
上記書き込みダミービットの第1及び第2ダミー線には、寄生容量を上記相補ビット線の寄生容量に近づける第1ダミー素子が更に接続され、
上記読み出しダミービットの第3及び第4ダミー線には、寄生容量を上記相補ビット線の寄生容量に近づける第2ダミー素子が更に接続される半導体記憶装置。 - 請求項2において、
複数のワード線と、複数の相補ビット線と、上記複数のワード線と複数の相補ビット線の交点に設けられた複数のスタティック型メモリセルとからなる第1メモリマット及び第2メモリマットを有し、
上記読み出しダミービットは、上記第1メモリマット側に設けられ、
上記書き込みダミービットは、上記第2メモリマット側に設けられ、
上記第1メモリマットと第2メモリマットは、いずれか一方が選択状態にされる半導体記憶装置。 - 請求項5において、
上記第1メモリマットと第2メモリマットは、それぞれに設けられたワード線を選択するワード線選択回路を挟んで対称的に配置され、
上記読み出しダミービットは、上記第1メモリマットにおいてワード線選択回路に隣接して配置され、
上記書き込みダミービットは、上記第2メモリマットにおいてワード線選択回路に隣接して配置される半導体装置。 - 請求項6において、
上記書き込みダミービットの上記ワード線選択回路側には、上記第1ダミーセルのパターン依存性が上記メモリセル側と同等となるような第1形状ダミー素子が設けられ、
上記読み出しダミービットの上記ワード線選択回路側には、上記第2ダミーセルのパターン依存性が上記メモリセル側と同等となるような第2形状ダミー素子が設けられる半導体記憶装置。 - 請求項7において、
上記制御回路は、クロックの1周期に対応して第1動作及び第2動作に対応した読み出し動作と書き込み動作とをシリアルに行うように上記第1メモリマット又は第2メモリマットのいずれか一方のメモリマットのメモリセルの選択と読み出し及び書き込み動作を行う半導体記憶装置。 - 請求項8において、
上記クロックの1周期において、前半のサイクルで上記第1動作が行われ、第2動作は、上記第1動作の終了タイミングを待って行われる半導体記憶装置。 - 請求項9において、
上記クロックの1周期に占める読み出し動作の期間が書き込み動作の期間よりも長くされる半導体記憶装置。 - 請求項10において、
上記第1メモリマット及び第2メモリマットを含むメモリアレイを有し、
上記メモリアレイは、
第1方向において上記第1メモリマット及び第2メモリマットと同様な複数対のメモリマットを有し、
上記第1方向とは直交する第2方向に、上記第1メモリマット及び第2メモリマットを含んだ複数対のメモリマットが偶数組設けられ、
前記制御回路は、それを中心にして上記第1及び第2方向において2個ずつのメモリマットが配置され、
上記第2方向に上記偶数組に対応したメモリマットを串刺しするように書き込み信号を伝える信号線と、読み出し信号を伝える信号線とが延長される半導体記憶装置。 - 複数のワード線と、
複数の相補ビット線と、
上記複数のワード線と複数の相補ビット線の交点に設けられた複数のスタティック型メモリセルと、
上記相補ビット線に対応した第1ダミー線及び第2ダミー線と、上記スタティック型メモリセルと同じ形態で形成された複数の第1ダミーセルを有し、上記ワード線選択動作に対応して上記第1ダミー線を用いて上記複数の第1ダミーセルが選択され、上記複数の第1ダミーセルのロウレベルの読み出し電流経路が上記第2ダミー線に接続されて、ハイレベルにプリチャージされた上記第2ダミー線のロウレベルへの変化をセンスして出力させる読み出しダミービットと、
上記読み出しダミービットからの出力信号により選択されたワード線を非選択状態にするタイミング信号を形成するタイミング制御回路とを有する半導体記憶装置。
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