KR19980068701A - 리던던시 회로를 구비하는 반도체 메모리 장치 - Google Patents

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Abstract

여기에 개시되는 반도체 장치의 리던던시 회로는 칩 선택 신호 (CS)의 논리 상태에 따라서 가변하는 임피던스를 갖는 회로를 구비한다. 상기 가변 임피던스 회로는 상기 칩 선택 신호가 로우 레벨일 때 아주 낮은 임피던스, 상기 칩 선택 신호가 하이 레벨일 때에는 매우 높은 임피던스를 가짐으로써, 칩의 스탠바이 상태 동안에는 아무런 정적 전류가 흐르지 않고 활성 상태 동안에만 수 ㎂이하의 정적 전류가 흐른다. 따라서, 종래에 비해, 리던던시 회로의 전력 소모가 상당히 감소된다.

Description

리던던시 회로를 구비하는 반도체 메모리 장치
본 발명은 SRAM(static randomn access memory), DRAM(dynamic RAM), ROM(read only memory) 등과 같은 반도체 메모리 장치(semiconductor memory dvice)에 관한 것으로, 더 구체적으로는 상기 장치의 제조 공정 동안에 발생된 결함 메모리 셀들(defective memory cells)을 구제(remedy)하기 위한 리던던시 회로(redundancy circuit)에 관한 것이다.
반도체 메모리 장치들을 제조할 때, 더 좋은 수율(yield rate)을 얻도록 궁리하는 것은 매우 중요하다. 일반적으로, 반도체 메모리 장치가 몇 개의 결함 메모리 셀들, 심지어는 단지 한 개의 결함 셀 만을 가지더라도 그 메모리 장치는 제품(article)으로서 출하될 수 없다. 고집적 반도체 메모리 장치의 제조시에 결함 셀들이 생길 확률은 상대적으로 낮은 집적율을 갖는 장치의 제조시의 그것보다 더 높다. 즉, 메모리 장치가 고집적화될수록 그것의 제조 공정(manufacturing process) 상에는 더 많은 곤란한 점들이 수반되고 장치가 부스러기(debris) 등에 더 큰 악영향을 받기 때문에 수율(yield rate)이 더욱 저하되기 마련이다. 이와 같이, 메모리 장치의 고집적화에 따른 수율 저하를 개선하기 위해, 여러 가지 시도들이 진행되고 있다.
좋은 수율을 얻기 위해서는, 물론, 메모리 장치의 제조에 있어서, 결함 셀들의 발생을 가능한한 억제할 수 있도록 제조 공정을 개선하는 것이 가장 바람직하나, 이런 노력에는 한계가 있다. 따라서, 수율 개선을 위한 여러 가지 다른 기술들이 제안되고 있다. 이들 중에는, 메모리 장치의 구조(construction)를 개량(modify)하여 제조 과정에서 발생된 결함 영역들을 구제하는 기술이 있다.
상기 구조 개량 기술로서, 잘 알려져 있는 것이 바로 리던던시 기술이다. 이 기술에 의하면, 메모리 장치에는, 2 진 데이터(binary data)의 저장을 위한 주 메모리 셀 어레이(main memory cell array)와 더불어 그것의 각 행들과 각 열들 상의 결함 셀들을 대체하기 위한 리던던트 메모리 셀들의 어레이(an array of redundant memory cells)가 제공된다. 각 리던던트 셀들은 각 리던던트 워드 및 비트 라인들(respective redundant word and bit lines)에 접속된다. 주 메모리 셀 어레이의 검사 과정에서, 수 개 내지 수천 개의 결함 셀들이 발견되었다면, 이들은 리던던트 메모리 셀들에 의해 대체된다. 이것에 의해, 전체 칩(chip)은 결함이 없는 제품(non-defective article)으로서 유지된다.
통상적으로, 주 셀 어레이의 행들(rows) 상에 존재하는 결함 셀들을 대체하기 위한 리던던트 셀 어레이는 행 리던던시 어레이(row redundancy array)라 불리우고, 그것의 열들(columns) 상에 존재하는 결함 셀들을 대체하기 위한 리던던트 셀 어레이는 열 리던던시 어레이(column redundancy array)라 불리운다. 결함 메모리 셀들을 리던던트 셀들(redundant cells)로 대체하기 위해서는, 결함 셀들의 위치 정보 즉, 리페어 어드레스들(repair addresses)을 저장하기 위한 회로와 외부로부터 입력된 어드레스들이 리페어 어드레스들과 일치하는 지를 구분하는 회로가 필요하다. 이런 회로들과 위에 기술한 리던던트 셀 어레이는 일반적으로 리던던시 회로라 불리운다. 행 리던던시 회로(row redundancy circuit}는 임의의 행 어드레스들(row addresses)을 해독(decoding)하여 그 어드레스들이 저장된 리페어 행 어드레스들과 일치할 때 결함 영역들을 리던던트 셀 어레이의 대응하는 행 영역들로 대체하는 기능을 수행한다. 열 리던던시 회로(column redundancy circuit)도, 위에 기술한 행 리던던시 회로와 마찬가지로, 열 어드레스들과 저장된 리페어 열 어드레스들을 비교하여 결함을 갖는 주 셀 어레이의 열 영역들을 리던던트 셀 어레이의 대응하는 열 영역들로 각각 대체하는 기능을 한다.
도 1에는, 반도체 메모리 집적 회로 장치 (1)에서, 리페어 어드레스들을 저장하고 그리고 행 또는 열 어드레스들이 상기 리페어 어드레스들과 일치하는 지를 구분하는 리던던시 디코더 회로(redundancy decoder circuit) 및 그 주변 회로가 도시되어 있다. 상기 도면에는 도시되어 있지 않지만, 리던던트 행/열 프리디코더 회로 (4) 및 리던던트 행/열 디코더 회로 (6)은 각각 복수 개의 리던던트 프리디코더들 및 복수 개의 리던던트 디코더들로 구성된다.
리던던트 프리디코더 회로 (4)의 프리디코더들은 행/열 어드레스 버퍼 (2)로부터의 행/열 어드레스 신호들 (RA0), (RA1), (RA2), …, (RAi)를 받아들여서 리던던트 행/열 디코더 회로 (6)의 리던던트 디코더들을 각각 활성화시키기 위한 리던던시 인에이블 신호들(redundancy enable signals) (), (), (), …, ()를 각각 발생한다. 리던던시 회로는 상기 리던던시 인에이블 신호들 ()∼()에 의해 활성화된다. 잘 알려져 있는 바와 같이, 행 리던던트 회로에서는 리던던트 디코더 회로 (6)이 리던던트 워드 라인들을 구동하고, 열 리던던트 회로에서는 리던던트 디코더 회로 (6)이 리던던트 비트 라인 쌍들을 선택하기 위한 열 선택 라인들(column select lines)을 구동한다. 각 리던던트 프리디코더는 복수 개의 퓨즈들을 구비한다. 일반적으로, 리던던트 프리디코더를 구비하는 반도체 메모리 장치에서, 결함 셀들의 구제가 필요한 경우에는 퓨즈가 절단되지만, 결함 셀들의 구제가 불필요한 경우에는 상기 퓨즈가 절단되지 않는다.
메모리 장치가 고집적화될수록 활성 전력 소비(active power dissipation)는 물론 스탠바이 전력 소비(standby power dissipation)의 최소화가 더 요구되고 있다. 그러나, 종래의 리던던트 프리디코더를 구비하는 반도체 메모리 장치에서는, 퓨즈가 절단되지 않는 경우에, 장치의 스탠바이 상태 및 활성 상태(active state) 동안, 퓨즈를 통해 항상 일정한 양의 전류 즉, 소정의 정적 전류(static current)가 흐른다. 따라서, 종래의 반도체 메모리 장치에서는, 그것의 리던던시 회로의 동작 특성과 관련된 일정한 전력 소비가 발생된다.
따라서, 본 발명의 목적은 리던던시 회로의 동작 특성과 관련하여 최소의 전력 소비를 갖는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 반도체 메모리 장치의 스탠바이 상태에서 최소의 전력 소비를 갖는 상기 장치의 리던던시 회로를 제공하는 것이다.
도 1은 본 발명에 따른 반도체 메모리 장치의 리던던시 회로의 구성을 개략적으로 보여주는 블럭도;
도 2는 본 발명의 바람직한 실시예에 따른 리던던시 프리디코더 회로의 상세 회로도.
상기 목적들을 달성하기 위한 본 발명의 일 특징에 따르면, 반도체 메모리 장치는: 칩 선택 신호가 인가되는 입력 단자를 갖는 제 1 인버터와; 상기 칩 선택 신호가 인가되는 제 1 단자를 갖는 퓨즈와; 상기 퓨즈의 제 2 단자와 접지 전압 사이에 접속되고 상기 칩 선택 신호의 논리 상태에 따라서 가변하는 임피던스(impedance)를 갖는 수단과; 상기 퓨즈의 상기 제 2 단자에 접속되는 입력 단자를 갖는 제 2 인버터와; 상기 결함 셀들의 구제를 위한 리페어 어드레스들을 저장하는 회로와 행 또는 열 어드레스들을 받아들이기 위한 어드레스 입력 단자들을 구비하고, 상기 행 또는 열 어드레스들이 상기 리페어 어드레스들과 동일한 지의 여부를 나타내는 리던던트 프리디코딩 신호들을 발생하는 수단과; 상기 칩 선택 신호와 상기 제 2 인버터의 출력 및 상기 리던던트 프리디코딩 신호들을 각각 받아들이고, 상기 입력된 신호들의 논리적 조합에 의해 리던던시 인에이블 신호를 발생하는 수단을 포함한다.
이 특징에 있어서, 상기 가변 임피던스 수단은 상기 칩 선택 신호가 비활성화될 때 상기 퓨즈의 상기 상기 제 2 단자로 소정의 제 1 논리 레벨의 전압을 인가하고 그리고 상기 칩 선택 신호가 활성화될 때 상기 퓨즈의 상기 제 2 단자로 소정의 제 2 논리 레벨의 전압을 인가하고, 상기 리던던시 인에이블 신호가 활성화될 때 활성화된다.
본 발명의 다른 특징에 따르면, 반도체 메모리 장치는: 칩 선택 신호가 인가되는 제 1 노드와; 상기 제 1 노드에 접속되는 입력 단자를 갖는 제 1 인버터와; 상기 제 1 노드와 제 2 노드 사이에 접속되는 퓨즈와; 상기 제 2 노드와 접지 전압 사이에 접속되고, 수 ㎂이하의 전류 만이 흐를 수 있는 전류 통로와; 상기 제 2 노드에 접속되는 입력 단자를 갖는 제 2 인버터와; 상기 결함 셀들을 리던던트 셀들로 대체하기 위한 리페어 어드레스들을 저장하기 위한 회로와 행/열 어드레스들을 각각 받아들이기 위한 어드레스 입력 단자들을 구비하고, 상기 행/열 어드레스들이 상기 리페어 어드레스들과 동일한 지의 여부를 나타내는 복수 개의 리던던트 프리디코딩 신호들을 발생하는 수단과; 상기 칩 선택 신호와 상기 제 2 인버터의 출력 및 상기 리던던트 프리디코딩 신호들을 각각 받아들이는 복수 개의 입력 단자들을 갖고, 상기 입력 단자들을 통해 입력된 신호들의 논리적 조합에 의해 리던던시 인에이블 신호를 발생하는 수단을 포함한다.
실시예
다음에는 첨부된 도면을 참조하여 본 발명에 따른 리던던시 회로의 바람직한 실시예를 상세히 설명한다.
칩 선택 신호 (CS)가 인가되는 반도체 메모리 장치 (1)에 있어서, 리페어 어드레스들을 저장하고 그리고 행 또는 열 어드레스들이 상기 리페어 어드레스들과 일치하는 지를 구분하는 리던던시 디코더 회로 및 그 주변 회로가 도 1에 도시되어 있다. 이미 앞에서 기술한 바와 마찬가지로, 상기 도면에는 도시되어 있지 않지만, 리던던트 행/열 프리디코더 회로 (4) 및 리던던트 행/열 디코더 회로 (6)은 각각 복수(예컨대, j+1) 개의 리던던트 프리디코더들 및 복수(예컨대, j+1) 개의 리던던트 디코더들로 구성된다.
리던던트 프리디코더 회로 (4)의 프리디코더들은 행/열 어드레스 버퍼 (2)로부터의 행/열 어드레스 신호들 (RA0), (RA1), (RA2), …, (RAi)를 받아들여서 리던던트 행/열 디코더 회로 (6)의 리던던트 디코더들을 각각 활성화시키기 위한 리던던시 인에이블 신호들 (), (), (), …, ()를 각각 발생한다. 리던던시 회로는 상기 리던던시 인에이블 신호들 ()∼()에 의해 활성화된다. 잘 알려져 있는 바와 같이, 행 리던던트 회로에서는 리던던트 디코더 회로 (6)이 리던던트 워드 라인들을 구동하고, 열 리던던트 회로에서는 리던던트 디코더 회로 (6)이 리던던트 비트 라인 쌍들을 선택하기 위한 열 선택 라인들(column selection lines)을 구동한다. 각 리던던트 프리디코더는 복수 개의 퓨즈들을 구비한다. 리던던트 프리디코더를 구비하는 반도체 메모리 장치에서, 결함 셀들의 구제가 필요한 경우에는 퓨즈가 절단되지만, 결함 셀들의 구제가 불필요한 경우에는 상기 퓨즈가 절단되지 않는다.
도 2는 본 발명에 따른 리던던트 행/열 프리디코더 회로의 각 프리디코더들의 실시예를 보여주는 회로도이다. 도 2를 참조하면, 각 리던던트 행/열 프리디코더는 결함 셀 프리디코더 회로(defective cell predecoder circuit) (100)과, 리던던트 드라이버 회로(redundant drive circuit) (200) 및, NAND 게이트 회로 (300)을 구비한다.
결함 셀 프리디코더 회로 (100)은 어드레스 버퍼 (2)로부터의 행/열 어드레스 신호들 (RA0)∼(RAi)가 각각 인가되는 어드레스 입력 단자들 (IN0, IN1, …, INi)와, 퓨즈들 (f0, f0＇, f1, f1＇, …, fi, fi＇), CMOS 전달 게이트들 (T0, T1, …, Ti) 및, 듀얼 인버터들(dual inverters) (DI0, DI1, …, DIi)로 구성된다. 각 퓨즈들 (f0, f0＇, f1, f1＇, …, fi, fi＇) 중의 인접한 2 개의 각 퓨즈들 (f0, f0＇), (f1, f1＇), …, (fi, fi＇)은 쌍을 이룬다. 각 쌍의 퓨즈들 (f0, f0＇), (f1, f1＇), …, (fi, fi＇)의 한 쪽 끝들(one ends)은 NAND 게이트 (300)의 한 대응하는 입력 단자 (302-x)(여기서, x=0, 1, 2, …, i)에 공통적으로 접속된다. CMOS 전달 게이트들 (T0, T1, …, Ti) 각각은 p-MOSFET와 n-MOSFET로 구성되고, 듀얼 인버터들 (DI0, DI1, …, DIi) 각각은 2 개의 p-MOSFET들 (Mp1), (Mp2)와 2 개의 n-MOSFET들 (Mn1), (Mn2)로 구성된다. 각 듀얼 인버터 (DI0, DI1, …, DIi)에서, FET들 (Mp1), (Mp2), (Mn1) 및 (Mn2)의 소오스-드레인 채널들은 전원 전압 (VDD)와 접지 전압 (VSS) 사이에 순차로 직렬 접속된다. 각 퓨즈 쌍(예컨대, f0 및 f0＇) 중 한 퓨즈(예컨대, f0)의 다른 쪽 끝(the other end)과 대응하는 어드레스 입력 단자 (IN0) 사이에는 대응하는 CMOS 전달 게이트 (T0)를 구성하는 FET들의 소오스-드레인 채널들이 접속되고, 상기 어드레스 입력 단자 (IN0)와 상기 퓨즈 (f0, f0＇) 쌍 중의 다른 한 퓨즈(f0＇) 사이에는, 대응하는 듀얼 인버터 (DI0)의 입력 단자(즉, FET (Mp2)의 게이트 및 FET (Mn1)의 게이트) 및 출력 단자(즉, FET들 (Mp2)의 드레인 및 FET (Mn1)의 드레인의 접속점)가 각각 접속된다.
리던던트 드라이버 회로 (200)은 퓨즈 (206)과, MOS 스택(stack) (212), 2 개의 인버터들 (204) 및 (216), 그리고 n-MOSFET (218)로 구성된다. 노드 (202)에는 칩 선택 신호 (CS)가 인가된다. 상기 노드 (202)는 NAND 게이트 (300)의 다른 한 입력 단자 (304)에 접속된다. 노드 (208)은 n-MOSFET (Qn1)의 드레인 단자, 인버터 (216)의 입력 단자, 각 전달 게이트들 (T0, T1, …, Ti)의 p-MOSFET의 게이트 단자 및 n-MOSFET (218)의 드레인 단자에 공통적으로 접속된다. 퓨즈 (206)의 한 쪽 끝은 노드 (202)에 접속되고, 그것의 다른 쪽 끝은 노드 (208)에 접속된다. MOS 스택 (212)는 3 개의 n-MOSFET들 (Qn1), (Qn2) 및 (Qn3)로 구성된다. 상기 FET들 (Qn1)∼(Qn3)의 드레인-소오스 채널들은 노드 (208)과 접지 전압 (210) 사이에 순차로 직렬 접속되고, 그들의 게이트들은 전원 전압 (214)에 공통적으로 접속된다. 상기 FET들 (Qn1)∼(Qn3)은 그들의 드레인-소오스 채널들에 의해 형성되는 전류 통로의 한 쪽 끝과 접속되는 노드 (208)에 하이 레벨(또는 VDD레벨)의 전압이 인가될 때 상기 전류 통로를 통해 단지 1㎂이하의 전류 만이 흐를 수 있도록 하는 도전성(conductance)을 갖는다. 인버터 (204)의 출력 단자는 각 듀얼 인버터의 p-MOSFET (Mp1)의 게이트에 접속된다. 인버터 (216)의 출력 단자는 NAND 게이트 (300)의 입력 단자 (306), 각 전달 게이트들 (T0, T1, …, Ti)의 n-MOSFET의 게이트 단자 및, n-MOSFET (218)의 게이트에 공통적으로 접속된다. 상기 FET (218)의 소오스는 접지 전압에 접속된다. NAND 게이트 (300)의 출력 ()는 리던던트 디코더 회로 (6)의 대응하는 디코더로 제공된다.
이상과 같은 본 실시예의 리던던트 프리디코더를 구비하는 반도체 메모리 장치에서, 결함 셀들의 구제가 필요한 경우에는 퓨즈 (206)이 전기적으로 또는 레이저를 사용하는 것에 의해 절단되고, 결함 셀들의 구제가 불필요한 경우에는 상기 퓨즈 (206)이 절단되지 않는다. 또한, 전자의 경우에 있어서, 예를 들어, 주 메모리 셀 어레이의 행/열 어드레스 신호들 100…0에 대응하는 결함 셀이 리던던트 셀에 대체될 때, 리페어 어드레스 신호들을 저장하는 기능을 하는 퓨즈들 (f0, f0＇, f1, f1＇, f2, f2＇,…, fi, fi＇) 중 (f0＇, f1, f2, …, fi)가 절단되나, 후자의 경우에는 상기 퓨즈들 (f0＇, f1, f2, …, fi)는 나머지 것들과 함께 절단되지 않는다. 메모리 칩의 스탠 바이 상태에서는 칩 선택 신호 (CS)가 비활성화되어서 로우 레벨(논리적 0)로 유지되고, 칩의 활성 상태에서는 상기 칩 선택 신호 (CS)가 활성화되어 하이 레벨(논리적 1)로 유지된다.
다음에는 본 실시예에 따른 반도체 메모리 장치의 동작에 대해 설명한다.
먼저, 본 실시예에 따른 메모리 칩의 주 셀 어레이에서, 어떤 결함 셀도 존재하지 않는 경우에 있어서, 상기 칩의 스탠바이 상태 동안에는, 칩 선택 신호 (CS)가 로우 레벨로 유지된다. 따라서, 노드 (202) 상의 로우 레벨의 전압은 퓨즈 (206)을 통해 노드 (208)로 인가됨과 동시에 NAND 게이트 (300)의 한 입력 단자 (304)로도 인가된다. 이로써, 노드 (208)로는 MOS 스택 (212) 및 n-MOSFET (218)을 통해 접지 전압이 인가되고, 그리고 NAND 게이트 (300)은 그것의 상기 입력 단자 (304)로 인가되는 로우 레벨의 칩 선택 신호 (CS)로 인해 그것의 다른 입력 단자들 (302) 및 (306)의 전압 레벨들과 상관없이 하이 레벨의 리던던시 인에이블 신호 ()를 발생한다. 상기 하이 레벨의 리던던시 인에이블 신호 ()에 의해, 리던던트 디코더 회로 (6)은 비활성화된다. 따라서, 어떤 리던던트 워드 라인 또는 리던던트 비트 라인들도 선택하지 않는다. 결국, 이때에는, 리던던시 회로가 비활성화된다. 이상과 같이, 칩의 스탠바이 상태 동안에, 비록 리던던트 드라이버 회로 (200)의 퓨즈 (206)이 연결되어 있더라도 거기에서 아무런 정적 전류가 흐르지 않는다. 또한, 이때, 칩 선택 신호 (CS) 및 그것의 상보 신호 ()에 의해 각 듀얼 인버터들 (DI0)∼(DIi)의 p-MOSFET (Mp1) 및 n-MOSFET (Mn2)가 완전히 턴-오프(turn off)되므로 결함 셀 프리디코더 회로 (100)에서 누설 전류가 전혀 흐르지 않는다.
한편, 상기 칩의 활성 상태 동안에는, 상기 칩 선택 신호 (CS)가 활성화되어서 하이 레벨로 된다. 따라서, 노드 (202) 상에는 하이 레벨의 전압이 인가된다. 상기 노드 (202) 상의 하이 레벨 전압은 역시 퓨즈 (206)을 통해 노드 (208)로 인가됨과 동시에 NAND 게이트 (300)의 한 입력 단자 (304)로 인가된다. 이때, MOS 스택 (212)는 그것에 의해 형성된 전류 통로를 통해서 1 ㎂이하의 전류만이 흐를 수 있는 도전성을 갖고 있기 때문에, 순간적으로 상기 전류 통로의 임피던스가 증가하여서 노드 (208)은 하이 레벨로 유지된다. 이로써, 인버터 (216)은 로우 레벨의 출력을 생성한다. 결국, 이때에도, NAND 게이트 (300)은 인버터 (216)으로부터 자신의 상기 입력 단자 (306)으로 인가되는 로우 레벨의 신호로 인해 그것의 다른 입력 단자들 (302) 및 (304)의 전압 레벨들과 상관없이 하이 레벨의 리던던시 인에이블 신호 ()를 발생한다. 따라서, 이때에도, 리던던시 회로는 비활성화된다.
이상과 같이, 어떤 결함 셀도 존재하지 않아서 퓨즈 (206)이 연결되어 있을 때, MOS 스택 (212)가 칩 선택 신호 (CS)의 논리 상태에 따라서 가변하는 임피던스(상기 칩 선택 신호 (CS)가 로우 레벨일 때 아주 낮은 임피던스, 상기 칩 선택 신호 (CS)가 하이 레벨일 때에는 매우 높은 임피던스)를 가짐으로써, 칩의 스탠바이 상태 동안에는 아무런 정적 전류가 흐르지 않고 활성 상태 동안에만 1㎂이하의 정적 전류가 흐른다. 따라서, 종래에 비해, 리던던시 회로의 전력 소모가 상당히 감소된다.
다음, 본 실시예에 따른 메모리 칩의 주 셀 어레이의 행 또는/및 열 상에 적어도 하나의 결함 셀이 존재하는 경우에 있어서는, 상기 결함 셀을 리던던트 셀로 대체하기 위해, 상기 리던던트 셀에 대응하는 결함 셀 프리디코더 (100)의 퓨즈들 (f0, f0＇, f1, f1＇, f2, f2＇,…, fi, fi＇)의 절반이 선택적으로 절단된다. 이때, 결함 셀에 대응하는 행/열 어드레스 신호들 (RA0, RA1, …, RAi)의 각 어드레스 신호 (RAm)(여기서, m=0, 1, 2, …, i)의 값이 '0'이면 대응하는 퓨즈 쌍 (fm, fm＇) 중의 퓨즈 (fm)이 절단되고, '1'이면 퓨즈 (fm＇)이 절단된다. 예컨대, 결함 셀의 행/열 어드레스 신호들 (RA0, RA1, …, RAi)=(1, 0, 0, …, 1)일 때 퓨즈들 (f0＇, f1, f2, …, fi＇)이 절단된다. 이로써, 퓨즈들 (f0, f0＇, f1, f1＇, f2, f2＇,…, fi, fi＇)은 리페어 어드레스 100…1을 저장한다. 또한, 이 경우에는, 리던던트 드라이버 부 (200)의 퓨즈 (206)도 절단된다.
위와 같은 경우에 있어서, 칩의 스탠바이 상태 동안에는, 노드 (208)은 MOS 스택 (212)에 의해 로우 레벨로 유지됨으로써 인버터 (216)은 하이 레벨의 출력을 발생하고, 칩 선택 신호 (CS)는 로우 레벨로 유지된다. 따라서, NAND 게이트 (300)은 상기 칩 선택 신호 (CS)로 인해 그것의 다른 입력 단자들 (302) 및 (306)의 전압 레벨들과 상관없이 하이 레벨의 리던던시 인에이블 신호 ()를 발생한다. 결국, 상기 하이 레벨의 리던던시 인에이블 신호 ()에 의해, 리던던트 디코더는 비활성화되어서 어떤 리던던트 워드 라인 또는 리던던트 비트 라인들도 선택하지 않는다. 이때, 리던던트 드라이버 부 (200)에서 아무런 정적 전류가 흐르지 않는다. 또한, 이때, 칩 선택 신호 (CS) 및 그것의 상보 신호 ()에 의해 각 듀얼 인버터들 (DI0)∼(DIi)의 p-MOSFET (Mp1) 및 n-MOSFET (Mn2)가 완전히 턴-오프되므로 결함 셀 프리디코더 부 (100)에서 누설 전류가 전혀 흐르지 않는다.
칩의 활성 상태 동안에, 노드 (208)은 여전히 MOS 스택 (212)에 의해 로우 레벨로 유지되나, 칩 선택 신호 (CS)는 하이 레벨로 유지된다. 따라서, NAND 게이트 (300)의 출력 즉, 리던던시 인에이블 신호 ()의 전압 레벨은 입력 단자 (302)로 인가되는 리던던트 프리디코딩 신호 (RPDECm)(여기서, m=0, 1, 2, …, i)의 전압 레벨에 의해 결정된다. 이때, 각 전달 게이트들 (T0, T1, T2, …, Ti)는 인버터 (216)의 입력 및 출력에 응답하여 대응하는 어드레스 입력 단자 (INm) 상의 어드레스 신호를 대응하는 퓨즈 (fm)으로 전달한다. 또한, 이때, 칩 선택 신호 (CS) 및 그것의 상보 신호 ()에 의해 각 듀얼 인버터들 (DI0)∼(DIi)의 p-MOSFET (Mp1) 및 n-MOSFET (Mn2)가 턴-온된다. 여기서, 퓨즈 (f0, f0＇, f1, f1＇, f2, f2＇,…, fi, fi＇)이 100…1의 리페어 어드레스 신호들을 저장하도록 프로그램되어 있다고 가정하자. 이 경우에는, 퓨즈들 (f0＇, f1, f2, …, fi＇)이 절단된다. 따라서, 100…1의 행/열 어드레스 신호들 (RA0, RA1, …, RAi)이 입력 단자들 (IN0, IN1, IN2, …, INi)로 각각 인가될 때 즉, 입력된 행/열 어드레스 신호들과 리페어 어드레스 신호들이 동일할 때, NAND 게이트 (300)의 입력 단자들 (302-0)∼(302-i)로는 각각 하이 레벨의 리던던트 프리디코딩 신호들 (RPDEC0)∼(RPDECi)가 인가된다. 따라서, NAND 게이트 (300)은 로우 레벨의 리던던시 인에이블 신호 ()를 발생한다. 이것에 의해, 리던던시 회로가 활성하되서 결함 셀이 리던던트 셀에 의해 대체된다. 반면에, 입력된 행/열 어드레스 신호들과 리페어 어드레스 신호들이 동일하지 않을 때, NAND 게이트 (300)의 입력 단자들 (302-0)∼(302-i) 중 적어도 하나로는 적어도 하나의 로우 레벨의 리던던트 프리디코딩 신호가 인가된다. 따라서, NAND 게이트 (300)은 하이 레벨의 리던던시 인에이블 신호 ()를 발생한다. 결국, 이때에는 리던던시 회로가 비활성화된다.
이상과 같이, 본 발명에 따르면, 칩 상에 어떤 결함 셀도 존재하지 않을 때 칩의 스탠바이 상태 동안에는 아무런 정적 전류가 흐르지 않고 활성 상태 동안에만 1㎂이하의 정적 전류가 흐른다. 따라서, 종래에 비해, 리던던시 회로의 동작 특성 관련한 전력 소모가 상당히 감소된다.

Claims (7)

  1. 결함 셀들을 구제하기 위한 리던던시 회로를 구비하는 반도체 메모리 장치에 있어서:
    칩 선택 신호가 인가되는 제 1 노드와;
    상기 제 1 노드에 접속되는 입력 단자를 갖는 제 1 인버터와;
    상기 제 1 노드와 제 2 노드 사이에 접속되는 퓨즈와;
    상기 제 2 노드와 접지 전압 사이에 접속되고, 수 ㎂이하의 전류 만이 흐를 수 있는 전류 통로와;
    상기 제 2 노드에 접속되는 입력 단자를 갖는 제 2 인버터와;
    상기 결함 셀들을 리던던트 셀들로 대체하기 위한 리페어 어드레스들을 저장하기 위한 회로와 행/열 어드레스들을 각각 받아들이기 위한 어드레스 입력 단자들을 구비하고, 상기 행/열 어드레스들이 상기 리페어 어드레스들과 동일한 지의 여부를 나타내는 복수 개의 리던던트 프리디코딩 신호들을 발생하는 수단과;
    상기 칩 선택 신호와 상기 제 2 인버터의 출력 및 상기 리던던트 프리디코딩 신호들을 각각 받아들이는 복수 개의 입력 단자들을 갖고, 상기 입력 단자들을 통해 입력된 신호들의 논리적 조합에 의해 리던던시 인에이블 신호를 발생하는 수단을 포함하고;
    상기 리던던시 회로는 상기 리던던시 인에이블 신호가 활성화될 때 활성화되는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 전류 통로는 상기 제 2 노드와 상기 접지 전압 사이에 직렬로 접속되는 다수 개의 MOSFET들에 의해 형성되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 전류 통로를 통해 흐르는 상기 전류는 1㎂보다 작은 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 리던던트 프리디코딩 신호들을 발생하는 상기 수단은;
    복수 개의 퓨즈 쌍들과;
    상기 각 퓨즈쌍을 이루는 두 퓨즈들의 한 쪽 끝들은 상기 논리 수단의 대응하 는 입력 단자에 공통적으로 접속되고,
    각각이 상기 각 퓨즈 쌍들 중의 한 퓨즈의 다른 쪽 끝과 상기 어드레스 입력 단자들 중의 대응하는 하나 사이에 접속되는 복수 개의 전달 게이트들 및;
    상기 각 전달 게이트들은 상기 제 2 인버터의 입력 및 상기 출력 중의 적어도 하나에 응답하여 대응하는 어드레스 입력 단자 상의 상기 행/열 어드레스를 대 응하는 퓨즈로 전달하고;
    각각이 상기 각 퓨즈 쌍들 중의 다른 한 퓨즈의 다른 쪽 끝과 상기 어드레스 입력 단자들 중의 대응하는 하나 사이에 접속되고, 상기 칩 선택 신호 및 그것의 상보적인 신호에 의해 제어되는 복수 개의 듀얼 인버터들을 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 듀얼 인버터들 각각은;
    전원 전압과 대응하는 퓨즈 사이에 직렬로 접속되는 전류 통로들과, 상기 칩 선택 신호 및 그것의 상보적인 신호 중의 어느 하나와 대응하는 어드레스 입력 단자에 각각 접속되는 게이트들을 갖는 2 개의 제 1 채널형의 MOSFET들 및;
    상기 대응하는 퓨즈와 상기 접지 전압 사이에 직렬로 접속되는 전류 통로들과, 상기 칩 선택 신호 및 그것의 상보적인 신호 중의 다른 하나와 상기 대응하는 어드레스 입력 단자에 각각 접속되는 게이트들을 갖는 2 개의 제 2 채널형의 MOSFET들을 포함하는 반도체 메모리 장치.
  6. 결함 셀들을 구제하기 위한 리던던시 회로를 구비하는 반도체 메모리 장치에 있어서:
    칩 선택 신호가 인가되는 입력 단자를 갖는 제 1 인버터와;
    상기 칩 선택 신호가 인가되는 제 1 단자를 갖는 퓨즈와;
    상기 퓨즈의 제 2 단자와 접지 전압 사이에 접속되고 상기 칩 선택 신호의 논리 상태에 따라서 가변하는 임피던스를 갖는 가변 임피던스 수단과;
    상기 가변 임피던스 수단은 상기 칩 선택 신호가 비활성화될 때 상기 퓨즈의 상기 상기 제 2 단자로 소정의 제 1 논리 레벨의 전압을 인가하고 그리고 상기 칩 선택 신호가 활성화될 때 상기 퓨즈의 상기 제 2 단자로 소정의 제 2 논리 레벨의 전압을 인가하고;
    상기 퓨즈의 상기 제 2 단자에 접속되는 입력 단자를 갖는 제 2 인버터와;
    상기 결함 셀들의 구제를 위한 리페어 어드레스들을 저장하는 회로와 행 또는 열 어드레스들을 받아들이기 위한 어드레스 입력 단자들을 구비하고, 상기 행 또는 열 어드레스들이 상기 리페어 어드레스들과 동일한 지의 여부를 나타내는 리던던트 프리디코딩 신호들을 발생하는 수단과;
    상기 칩 선택 신호와 상기 제 2 인버터의 출력 및 상기 리던던트 프리디코딩 신호들을 각각 받아들이고, 상기 입력된 신호들의 논리적 조합에 의해 리던던시 인에이블 신호를 발생하는 수단을 포함하고;
    상기 리던던시 인에이블 신호가 활성화될 때 활성화되는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 가변 임피던스 수단은 상기 제 2 인버터의 상기 입력 단자와 상기 접지 전압 사이에 직렬로 접속되는 다수 개의 MOSFET들을 포함하는 반도체 메모리 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020060788A (ko) * 2001-01-12 2002-07-19 (주)이엠엘에스아이 대기 전력이 감소되는 반도체 메모리 장치 및 이에적용되는 리던던트 디코더
KR100356803B1 (ko) * 2000-11-23 2002-10-18 주식회사 하이닉스반도체 컬럼 리페어 회로

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6038191A (en) * 1997-10-22 2000-03-14 Texas Instruments Incorporated Circuit for reducing stand-by current induced by defects in memory array
JP3866451B2 (ja) * 1999-06-24 2007-01-10 Ｎｅｃエレクトロニクス株式会社 冗長プログラム回路及びこれを内蔵した半導体記憶装置
DE10034928A1 (de) * 2000-07-18 2002-02-07 Infineon Technologies Ag Anordnung zur Redundanzimplementierung für Speicherbaustein
TW546664B (en) * 2001-01-17 2003-08-11 Toshiba Corp Semiconductor storage device formed to optimize test technique and redundancy technology
US6714467B2 (en) * 2002-03-19 2004-03-30 Broadcom Corporation Block redundancy implementation in heirarchical RAM's
US20070217248A1 (en) * 2006-03-15 2007-09-20 Zhanping Chen Standby circuitry for fuse cell

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05189996A (ja) * 1991-09-05 1993-07-30 Hitachi Ltd 半導体記憶装置
JPH07105697A (ja) * 1993-10-07 1995-04-21 Mitsubishi Electric Corp 半導体記憶装置
KR0170271B1 (ko) * 1995-12-30 1999-03-30 김광호 리던던트셀 테스트 제어회로를 구비하는 반도체 메모리장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100356803B1 (ko) * 2000-11-23 2002-10-18 주식회사 하이닉스반도체 컬럼 리페어 회로
KR20020060788A (ko) * 2001-01-12 2002-07-19 (주)이엠엘에스아이 대기 전력이 감소되는 반도체 메모리 장치 및 이에적용되는 리던던트 디코더

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