KR19990075976A - 반도체 메모리의 로우 리던던트 회로 - Google Patents

Abstract

본 발명은 반도체 메모리의 로우 리던던트 회로에 관한 것으로, 종래 반도체 메모리의 로우 리던던트 회로는 다수의 뱅크에 각각 대응하는 수만큼 구비되어야 함으로써 집적도가 감소하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 다수의 어드레스신호와 반전 어드레스신호를 입력받아 내부의 퓨즈상태에 따라 리페어할 어드레스를 저장하는 퓨즈부와; 프리디코딩신호에 의해 도통제어되어, 상기 퓨즈부의 출력상태를 내부전원전압 값으로 프리차지시키는 피모스 트랜지스터와; 상기 프리디코딩신호와 항상 고전위로 인가되는 어드레스신호와 반전어드레스신호에 따라 다수의 뱅크선택신호를 출력하는 뱅크선택부와; 상기 퓨즈부의 출력상태와 상기 다수의 뱅크선택신호 각각을 조합하여 특정 뱅크의 리페어여부를 판단하는 다수의 뱅크 리던던트 판단신호를 출력하는 뱅크 선택 및 리페어제어부로 구성하여 특정 뱅크만을 선택적으로 리페어 함이 가능하게 되고, 이에 따라 다수의 뱅크를 하나의 로우 리던던트 회로를 사용하여 동시에 리페어 및 리프레시 동작을 수행할 수 있게 됨으로써, 반도체 메모리의 집적도를 향상시키는 효과가 있다.

Description

반도체 메모리의 로우 리던던트 회로

본 발명은 반도체 메모리의 로우 리던던트 회로에 관한 것으로, 특히 각 뱅크를 선택하는 수단을 구비하여 하나의 퓨즈롬을 다수의 뱅크에서 공유할 수 있도록 함으로써, 집적도를 줄이며 리던던트 리페어 효율을 향상시키는데 적당하도록 한 반도체 메모리의 로우 리던던트 회로에 관한 것이다.

일반적으로, 반도체 메모리는 데이터를 저장하는 다수의 메모리셀과 그 다수의 메모리셀중 이상이 발생한 메모리셀을 대체하기 위한 리던던트셀을 포함하여 구성되며, 각 메모리셀과 리던던트셀은 동일 뱅크에 위치한다. 이와 같은 구성의 반도체 메모리를 제조한 후에 각 메모리셀을 인에이블시켜 그 메모리셀에 특정 데이터를 저장시킨 후, 다시 그 메모리셀에 저장된 데이터를 읽어 각 메모리셀의 이상여부를 판단하게 된다. 이와 같은 과정에서 오류가 있는 메모리셀의 주소는 퓨즈 커팅에 의해 특정 어드레스를 저장하는 퓨즈롬에 저장되며, 이후의 동작에서 상기 퓨즈롬에 저장된 어드레스와 동일한 어드레스가 입력되는 경우, 각 뱅크의 메모리셀을 인에이블시키지 않고, 리던던트셀을 인에이블시켜 사용하게 된다.

상기와 같은 종래 반도체 메모리의 로우 리던던트 회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 반도체 메모리의 로우 리던던트 회로도로서, 이에 도시한 바와 같이 어드레스신호(A[0]~A[n])와 반전어드레스신호(Ab[0]~Ab[n])를 입력받아 내부의 퓨즈상태에 따라 리페어할 어드레스를 저장하는 퓨즈부(1)와; 프리디코딩신호(PREB)에 의해 도통제어되어, 상기 퓨즈부(1)의 출력측을 내부전원전압(VINT)값으로 프리차지시키는 피모스 트랜지스터(PM1)와; 상기 퓨즈부(1)의 상태를 반전하여 리던던트 판단신호(RDEN)를 출력하는 인버터(INV1)로 구성된다.

상기 퓨즈부(1)는 각각의 일측이 공통접속된 다수의 퓨즈(F0~F2n)와; 상기 다수의 퓨즈(F0~F2n) 각각의 타측에 드레인이 접속됨과 아울러 소스가 접지되고, 각각의 게이트에 인가되는 어드레스신호(A0~An)와 반전 어드레스신호(Ab0~Abn)에 따라 도통제어되는 엔모스 트랜지스터(NM0~NM2n)로 구성된다.

이하, 상기와 같이 구성된 종래 반도체 메모리의 로우 리던던트 회로의 동작을 설명한다.

먼저, 메모리셀을 테스트하여 이상이 있는 메모리셀을 찾아낸다. 이와 같이 테스트한 결과 특정 주소의 메모리셀에 이상이 있는 것으로 판단되면, 그 특정 주소에 해당하는 상기 퓨즈부(1)에 구비된 특정 퓨즈를 선택적으로 커팅한다.

그 다음, 상기 피모스 트랜지스터(PM1)의 게이트에 인가되는 프레디코딩신호(PREB)가 저전위로 인가되고, 다시 소정시간 후에 고전위로 천이하여 상기 퓨즈부(1)에 구비된 다수의 퓨즈(F0~F2n)의 공통접속점을 내부전원전압(VINT) 값으로 프리차지 시킨다.

이와 같은 상태에서 어드레스신호(A[0]~A[n])와 반전어드레스신호(Ab[0]~Ab[n])가 입력되면 상기 이상이 발생한 메모리셀의 어드레스와 동일하지 않은 어드레스인 경우, 상기 커팅되지 않은 퓨즈에 접속된 모스 트랜지스터가 도통되어 상기 다수의 퓨즈(F0~F2n)의 공통접속점의 전위를 저전위로 만들며, 이는 인버터(INV1)를 통해 반전되어 출력되므로, 상기 리던던트 판단신호(RDEN)는 고전위로 출력되어 메모리셀을 선택하게 된다.

그 다음, 상기 오류가 발생한 메모리셀을 선택하는 어드레스신호(A[0]~A[n])와 반전어드레스신호(Ab[0]~Ab[n])가 인가되면 커팅된 퓨즈에 접속된 모스 트랜지스터는 모두 도통되고, 커팅되지 않은 퓨즈에 접속된 모스 트랜지스터는 모두 오프되어, 상기 프리차지된 내부전원전압(VINT)값은 유지되며, 이를 인버터(INV1)를 통해 반전한 리던던트 판단신호(RDEN)는 저전위로 출력되어 리던던트셀을 선택하게 된다.

예를 들어 오류가 발생한 메모리셀의 주소가 '000...0'인 경우에는 모든 어드레스신호(A[0]~A[n])가 저전위이고, 모든 반전어드레스신호(Ab[0]~Ab[n])가 고전위인 상태이므로, 상기 어드레스신호(A[0]~A[n])를 게이트에 인가 받는 모스 트랜지스터들은 오프된 상태이며, 반전어드레스신호(Ab[0]~Ab[n])를 게이트에 인가 받는 모스 트랜지스터들은 온된 상태이며, 이를 리던던트셀로 대체하기 위해서는 상기 어드레스신호(A[0]~A[n])를 인가 받는 모스 트랜지스터에 접속된 퓨즈는 그대로 두고, 상기 반전어드레스신호(Ab[0]~Ab[n])를 인가 받는 모스 트랜지스터에 접속된 퓨즈는 모두 커팅한다.

이와 같은 상태에서 '000...1'인 어드레스신호가 인가되는 경우 어드레스신호(A[0]~A[n])중 최하위의 어드레스신호(A[0])는 고전위이기 때문에 그 어드레스신호(A[0])를 인가 받은 특정 모스 트랜지스터(NM0)는 도통되어, 상기 다수의 퓨즈(F0~F2n)의 공통접속점측 신호를 저전위로 만들고, 이에 따라 리던던트 판단신호(RDEN)는 고전위로 출력되어, 메모리셀을 선택하게 되며, 어드레스신호(A[0]~A[n])가 상기 오류가 발생한 메모리셀을 선택하는 어드레스신호인 '000...0'으로 인가되는 경우, 커팅되지 않은 퓨즈에 접속된 모스 트랜지스터는 모두 오프되어, 상기 다수의 퓨즈(F0~F2n)의 공통접속점의 전압을 내부전원전압(VINT) 값으로 유지하여 결국 리던던트 판단신호(RDEN)가 저전위로 출력되어 상기 오류 있는 메모리셀을 리던던트셀로 대체하게 된다.

그리고, 상기 어드레스신호(A[0]~A[n])와 반전어드레스신호(Ab[0]~Ab[n]) 중 최상위 어드레스신호(A[n])와 최상위 반전어드레스신호(Ab[n])는 특정 뱅크를 선택하는 신호로 사용된다.

그러나, 상기한 바와 같이 종래 반도체 메모리의 로우 리던던트 회로는 다수의 뱅크를 동시에 선택하여 그 뱅크에 구비된 메모리셀 및 선택된 리던던트셀을 리프레시 하는 경우, 특정 뱅크의 오류 있는 메모리셀을 대체한 리던던트셀의 주소를 이용하여 모든 뱅크의 특정 주소의 리던던트셀을 선택하여 리프레시 동작을 수행하는 오류가 발생하게 된다. 즉, 제 1뱅크의 특정 어드레스에 해당하는 메모리셀에 이상이 발생하여 리던던트셀로 대체한 경우 리프레시동작에서 모든 메모리셀에 오류가 없는 제 2뱅크의 메모리셀을 리프레시 하지 않고, 특정한 리던던트셀을 리프레시 하는 동작을 수행하게 되므로, 상기 설명한 로우 리던던트 회로를 다수의 뱅크에 각각 대응하는 수만큼 구비되어야 함으로써 집적도가 감소하는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 하나의 로우 리던던트 회로를 사용하여 메모리셀을 리던던트셀로 대체하며, 정확한 리프레시 동작을 수행할 수 있는 반도체 메모리의 리던던트 회로를 제공함에 그 목적이 있다.

도1은 종래 반도체 메모리의 로우 리던던트 회로.

도2는 본 발명 반도체 메모리의 로우 리던던트 회로의 일실시예도.

도3은 본 발명 반도체 메모리의 로우 리던던트 회로의 다른 실시예도.

***도면의 주요 부분에 대한 부호의 설명***

1:퓨즈부 2:뱅크선택부

3:뱅크 선택 및 리페어제어부

상기와 같은 목적은 다수의 어드레스신호와 반전 어드레스신호를 입력받아 내부의 퓨즈상태에 따라 리페어할 어드레스를 저장하는 퓨즈부와; 프리디코딩신호에 의해 도통제어되어, 상기 퓨즈부의 출력상태를 내부전원전압 값으로 프리차지시키는 피모스 트랜지스터와; 상기 프리디코딩신호와 항상 고전위로 인가되는 어드레스신호와 반전어드레스신호에 따라 다수의 뱅크선택신호를 출력하는 뱅크선택부와; 상기 퓨즈부의 출력상태와 상기 다수의 뱅크선택신호 각각을 조합하여 특정 뱅크의 리페어여부를 판단하는 다수의 뱅크 리던던트 판단신호를 출력하는 뱅크 선택 및 리페어제어부로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2는 본 발명 반도체 메모리의 로우 리던던트 회로도로서, 이에 도시한 바와 같이 어드레스신호(A[0]~A[n-1])와 반전어드레스신호(Ab[0]~Ab[n-1])를 입력받아 내부의 퓨즈상태에 따라 리페어할 어드레스를 저장하는 퓨즈부(1)와; 프리디코딩신호(PREB)에 의해 도통제어되어, 상기 퓨즈부(1)의 출력측을 내부전원전압(VINT)값으로 프리차지시키는 피모스 트랜지스터(PM1)와; 상기 프리디코딩신호(PREB)와 어드레스신호(A[n])와 반전어드레스신호(Ab[n])의 상태에 따라 뱅크선택신호(B1),(B2)를 출력하는 뱅크선택부(2)와; 상기 퓨즈부(1)의 출력상태와 상기 뱅크선택부(2)의 뱅크선택신호(B1),(B2)를 조합하여 특정 뱅크의 리페어여부를 판단하는 뱅크 리던던트 판단신호(RDEN_B1),(RDEN_B2)를 출력하는 뱅크 선택 및 리페어제어부(3)로 구성된다.

상기 뱅크선택부(2)는 상기 프리디코딩신호(PREB)에 따라 도통제어되는 풀업 피모스 트랜지스터(PM2),(PM3)와; 각각 항상 고전위로 인가되는 어드레스신호(A[n])와 반전어드레스신호(Ab[n])에 따라 도통제어되는 풀다운 엔모스 트랜지스터(NMPD1),(NMPD2)와; 상기 풀업 피모스 트랜지스터(PM2)와 풀다운 엔모스 트랜지스터(NMPD1)의 드레인을 연결하며, 상기 풀업 피모스 트랜지스터(PM2)와의 접점에서 뱅크선택신호(B1)를 출력하는 퓨즈(F2n-1)와; 상기 풀업 피모스 트랜지스터(PM3)와 풀다운 엔모스 트랜지스터(NMPD2)의 드레인을 연결하며, 상기 풀업 피모스 트랜지스터(PM3)와의 접점에서 뱅크선택신호(B2)를 출력하는 퓨즈(F2n)로 구성된다.

상기 뱅크 선택 및 리페어제어부(3)는 상기 뱅크선택부(2)의 뱅크선택신호(B1),(B2)를 각각의 일측입력단에 입력받고, 각각의 타측단에 상기 퓨즈부(1)의 상태를 입력받아 낸드조합하여 각각 뱅크 리던던트 판단신호(RDEN_B1),(RDEN_B2)를 출력하는 낸드게이트(NAND1),(NAND2)로 구성된다.

상기 도2는 뱅크가 2개인 경우의 회로구성이고, 도3은 뱅크가 4개 일 때의 회로구성으로서, 뱅크의 수에 따라 뱅크선택부(2)의 풀업 피모스 트랜지스터, 퓨즈, 풀다운 엔모스 트랜지스터를 추가하며, 뱅크 선택 및 리페어제어부(3)에 낸드게이트를 뱅크의 수만큼 추가한다.

이하, 상기와 같은 본 발명 반도체 메모리의 로우 리던던트 회로의 동작을 설명한다.

먼저, 반도체 메모리의 모든 뱅크에 포함된 메모리셀을 테스트한 후, 특정 어드레스의 메모리셀을 리페어 하는 경우, 그 특정 어드레스를 종래와 동일한 방법으로, 퓨즈부(1)의 퓨즈(F0~F2n-2)를 선택적으로 커팅하여 저장시킨다.

이와 같이 저장된 퓨즈가 뱅크선택신호(B1)에 의해 선택되는 뱅크의 주소라고 가정하면, 상기 뱅크선택부(2)에서 출력되는 뱅크선택신호(B1)는 고전위로 출력되어야 하며, 뱅크선택신호(B1)는 저전위로 출력되어야 하며, 이를 구현하기 퓨즈(F2n-1)는 커팅하고, 퓨즈(F2n)는 커팅하지 않은 상태로 사용한다.

이와 같은 과정을 통해 뱅크선택신호(B1)는 항상 고전위로 인가되는 어드레스신호(A[n])에 관계없이 항상 고전위로 출력되며, 뱅크선택신호(B2)는 항상 고전위로 인가되는 반전 어드레스신호(Ab[n])에 따라 항상 저전위로 출력된다.

그 다음, 상기 뱅크선택신호(B1),(B2)와 퓨즈부(1)의 상태를 각각 입력받은 뱅크 선택 및 리페어제어부(3)에서는 상기 뱅크선택신호(B1)와 퓨즈부(1)의 상태를 낸드조합한 뱅크 리던던트 판단신호(RDEN_B1)를 특정 뱅크로 출력한다. 이때 상기 뱅크선택신호(B1)는 고전위이므로, 뱅크 리던던트 판단신호(RDEN_B1)는 상기 퓨즈부(1)의 상태를 반전한 상태로 출력된다. 이와 같이 뱅크 리던던트 판단신호(RDEN_B1)가 저전위 일 때는 입력된 어드레스신호가 퓨즈부(1)에 저장된 어드레스신호와 동일한 것으로, 메모리셀을 리던던트셀로 대체하는 리페어동작을 수행하게 된다.

다시 말해서, 상기 오류 있는 메모리셀의 주소가 '000..0'번지인 경우, 모든 어드레스신호(A[0]~A[n])는 저전위로 인가되며, 이를 저장하기 위해 상기 반전어드레스신호(Ab[0]~Ab[n])가 입력되어지는 엔모스 트랜지스터에 접속된 퓨즈를 커팅한다. 즉, 뱅크선택부(2)의 퓨즈(F2n)를 커팅하고, 퓨즈(F2n-1)는 커팅하지 않은 상태로 둔다.

그 다음, 어드레스신호가 '000..0'으로 입력되면, 상기 퓨즈부(1)의 상태는 고전위로 출력되며, 이는 낸드게이트(NAND1)에서 상기 고전위의 뱅크선택신호(B1)와 낸드조합되어 저전위로 출력되어, 특정 뱅크의 리던던트셀을 선택하게 된다.

이때, 낸드게이트(NAND2)의 출력신호는 상기 저전위의 뱅크선택신호(B1)와 상기 퓨즈부(1)의 출력신호를 낸드조합한 고전위의 신호로 출력되므로, 특정 뱅크의 메모리셀을 선택하게 된다.

이와 같은 과정으로 특정 뱅크만을 선택하여 리페어동작을 수행하고, 모든 뱅크를 동시에 인에이블시키는 리프레시동작과 같은 경우에 특정 뱅크의 리던던트셀을 리프레시 할 때 다른 뱅크의 메모리셀을 리프레시 할 수 있게 되며, 이에 따라 다수의 뱅크를 사용하는 경우에도 하나의 로우 리던던트 회로만을 사용할 수 있게 된다.

상기한 바와 같이 본 발명은 뱅크 선택수단을 구비하여 특정 뱅크만을 선택적으로 리페어 함이 가능하게 되며, 이에 따라 다수의 뱅크를 하나의 로우 리던던트 회로를 사용하여 동시에 리페어 및 리프레시 동작을 수행할 수 있게 됨으로써, 반도체 메모리의 집적도를 향상시키는 효과가 있다.

Claims (3)

1. 다수의 어드레스신호와 반전 어드레스신호를 입력받아 내부의 퓨즈상태에 따라 리페어할 어드레스를 저장하는 퓨즈부와; 프리디코딩신호에 의해 도통제어되어, 상기 퓨즈부의 출력상태를 내부전원전압 값으로 프리차지시키는 피모스 트랜지스터와; 상기 프리디코딩신호와 항상 고전위로 인가되는 어드레스신호와 반전어드레스신호에 따라 다수의 뱅크선택신호를 출력하는 뱅크선택부와; 상기 퓨즈부의 출력상태와 상기 다수의 뱅크선택신호 각각을 조합하여 특정 뱅크의 리페어여부를 판단하는 다수의 뱅크 리던던트 판단신호를 출력하는 뱅크 선택 및 리페어제어부로 구성하여 된 것을 특징으로 하는 반도체 메모리의 로우 리던던트 회로.
2. 제 1항에 있어서, 상기 뱅크선택부는 상기 프리디코딩신호에 따라 도통제어되는 다수의 풀업 피모스 트랜지스터와; 각각 항상 고전위로 인가되는 어드레스신호와 반전어드레스 신호에 따라 도통제어되는 다수의 풀다운 엔모스 트랜지스터와; 상기 다수의 풀업 피모스 트랜지스터 각각과 풀다운 엔모스 트랜지스터 각각의 드레인을 연결하며, 상기 풀업 피모스 트랜지스터 각각과의 접점에서 뱅크선택신호를 출력하는 다수의 퓨즈로 구성하여 된 것을 특징으로 하는 반도체 메모리의 로우 리던던트 회로.
3. 제 1항에 있어서, 상기 뱅크 선택 및 리페어제어부는 상기 뱅크선택부의 뱅크선택신호를 각각의 일측입력단에 입력받고, 각각의 타측단에 상기 퓨즈부의 상태를 입력받아 낸드조합하여 각각 뱅크 리던던트 판단신호를 특정 뱅크로 출력하는 다수의 낸드게이트로 구성하여 된 것을 특징으로 하는 반도체 메모리의 로우 리던던트 회로.