KR910005586B1 - 반도체 메모리장치 - Google Patents

Abstract

내용 없음.

Description

반도체 메모리장치

제1도는 종래의 노말 디코더의 회로도.

제2도는 종래의 리던던트 디코더의 회로도.

제3도는 본 발명에 따른 노말 디코더의 회로도.

제4도는 본 발명에 따른 리던던트 디코더의 회로도.

제5도는 본 발명에 따른 양호한 셀 어레이를 선택할 때의 동작 타이밍도.

제6도는 본 발명에 따른 불량한 셀 어레이를 선택할 때의 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

45-48 : 어드레스 프리디코딩수단 50-53 : 제5-제8게이트수단

54 : 제1지연수단 56-57 : 어드레스 디코딩수단

60-63 : 노말 셀 어레이 70,80 : 리던던트 프리디코딩수단,

71-74 : 제6-제9신호수단 78 : 제2지연수단

77 : 감지수단 79 : 논리연산수단

85 : 제어수단 90,92 : 리던던트 디코딩수단

96-99 : 리던던트 셀 어레이

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 셀 어레이중 발생된 불량 셀 어레이를 리던던트 셀 어레이로 대치할 수 있는 반도체 메모리장치에 관한 것이다.

최근 고밀도 반도체 메모리장치들은 제조공정시 메모리 셀 어레이내의 노말 메모리 셀의 결함으로 인한 생산 수율의 저하를 방지하기 위해 리더던시(redunduncy) 기법을 널리 사용하고 있다. 리던던시 기법은 동일 칩상에 노말 메모리 셀 어레이 이외에 예비 메모리 셀 어레이를 설치하여 노말 메모리 셀 어레이내의 어떤 메모리 셀에 결함이 발생하면, 결함이 있는 메모리 셀을 포함하는 행(또는 열)을 결함이 없는 예비 메모리 셀을 포함하는 행(또는 열)로 대치하는 것이다. 즉, 메모리 셀 어레이내의 결함이 있는 셀을 결함이 없는 예비 메모리 셀로 대체하는 방법은 결함이 있는 노말 메모리 셀의 행(또는 열)을 전기적 또는 물리적으로 끊고 리던던트 셀의 행(또는 열)의 메모리 셀을 선택하는 어드레스신호에 의해 선택되도록 함으로써 실현된다.

또한 최근 반도체 메모리장치의 고집적, 고속화 및 저소비전력의 요구에 따라 메모리 소자로 작은 면적과 어레이가 많이 분할되는 추세이다. 이 경우 메모리 소자의 면적이 작은 것에 따라 어드레스 디코더는 면적이 작아지고 갯수는 증가하게 된다.

제1도는 종래의 노말 로우 어드레스(Nomal row address)를 디코딩 하는 회로로써 어드레스 프리디코딩(Address predecoding)하는 수단들(11-14), 어드레스 디코딩(Address decoding)하는 수단들(16-17)과 노말 셀 어레이들(20-23)로 구성되어 있다.

상기 어드레스 프리디코딩수단들(11-14)은 동일하게 구성되며, 어드레스 프리디코딩수단(11)은 도시하지 않은 어드레스 버퍼의 출력신호들(A0-A7)중 A0, A1를 반전시켜

를 출력하는 인버터들(I1,I2)과, 상기 어드레스

를 조합하여 각각 접속하는 낸드게이트들(NA1-NA4)과, 상기 낸드게이트들(NA1-NA4)의 출력단에 각각 접소하는 인버터들((I3,I10)로 이루어져 프리디코더 출력신호(PA0-PA3)와

를 출력한다. 또한, 상기 나머지 어드레스 프리디코딩수단들(12-14)도 상기와 같은 동작을 하여 프리디코더 출력신호(PB0-PB3), (PC0-PC3), (PD0-PD3)와

를 각각 출력한다. 상기 어드레스 디코딩수단들(16-17)은 동일하게 구성되며, 어드레스 디코딩수단 (16)은 상기 프리디코더 출력신호(PA0-PA3), (PB0-PB3), (PC0-PC3), (PD0-PD3)가 조합하여 입력하는 4입력 노아게이트(NO1)와, 상기 노아게이트(NO1)의 출력과 외부 어드레스신호가 입력되어 발생된 인에어블신호(E0,E1)가 각각 입력되는 낸드게이트들(NA5,NA6)과, 상기 낸드게이트들(NA5,NA6)의 출력단에 각각 접속되는 인버터들((I1,I2)과, 상기 노아게이트(NO1)의 출력단과 낸드게이트들(NA5,NA6)의 입력단 사이에 연결된 퓨우즈(FE1)와, 상기 퓨우즈(FE1)와 접지 사이에 접속된 고저항(R1)으로 이루어져 있다. 상기 어드레스 디코딩수단들(16-17)에는 각각 그 열의 노말 셀 어레이들(20-23)이 접속되어 있다.

제2도는 종래의 리던던트 디코딩하는 회로로서, 리던던트 디코딩수단(25)과 리던던트 셀 어레이들(33)(34)로 구성되어 있다. 리던던트 디코딩수단(25)은 한측단이 전원 전압단(Vcc)에 접속된 휴우즈(FE2)의 타측단에 게이트가 접속된 P모스트랜지스터(T33)와, 상기 P모스트랜지스터(T33)의 게이트와 퓨우즈(FE2)의 접속노드점(31)과, 상기 접속 노드점(31)과 접지 사이에 접속된 고저항소자(R2)와, 상기 P모스트랜지스터(T33)의 드레인과 직렬로 접속되는 제1신호수단(26), 제2신호수단(27), 제3신호수단(28), 제4신호수단(29) 및 제5신호수단(30)과, 상기 제4신호수단(29)과 제5신호수단(30) 사이의 노드점(32)과, 상기 노드점(32)과 접지 사이에 접속되어 있는 고저항소자(R3)와, 상기 노드점(32) 이 한 입력단에 접속되어 타입력단에 외부 어드레스신호가 입력되어 발생하는 인에이블신호(E0,E1)가 각각 입력되는 낸드게이트들(NA7,NA8)과 상기 낸들게이트들(NA7,NA8)의 출력단에 각각 접속되는 인버터들(I13,I14)로 구성되어 있다. 또한 제1신호수단(26)은 1개의 P모스트랜지스터와 1개의 퓨우즈가 직렬로 연결된 것이 4개가 병렬로 연결되어 각 P모스트랜지스터들(T1-T4)의 게이트에

신호가 입력되며, 소오스는 공통으로 상기 P모스트랜지스터(T33)의 드레인에 접속되고, 드레인은 상기 퓨우즈(F1-F4)를 통하여 공통으로 제2신호수단(27)에 접속되어 있다. 제2,3 및 4신호수단들(27)(28)(29)은 상기 제1신호수단(26)과 동일하게 구성되며, 각 P모스트랜지스터들(T5-T16)의 게이트에

및

의 신호가 각각 입력되고 있다.

또한 제5신호단은 1개의 N모스트랜지스터와 1개의 퓨우즈가 직렬로 접속된 것이 16개가 연결되어 있고, 각 N트랜지스터들(T17-T32)의 게이트에는

및

의 신호가 각각 입력되고 있다.

이하, 제1도 및 제2도를 참조하여 종래의 방법을 설명한다. 먼저 노말 어레이를 선택할 때에는 도시하지 않은 어드레스 버퍼에서 출력되는 어드레스 버퍼 출력신호(A1-A7)가 어드레스 프리디코딩수단(11-14)에 소정의 2비트씩 입력된다. 그때 어드레스 프리디코딩수단(11)에 A1-A1이 입력되며, 상기 입력신호(A0-A1)는 인버터들 (I1-I2)를 거친 신호 (A0-A1)와 조합하여 낸드게이트들에(NA1-N4) 입력한다. 그때 상기 낸드게이트들(NA1-N4)에서 출력되는 신호는 각각 인버터들(I3-I10)을 거쳐 프리디코더 출력신호 ( PA0-PA3)와

를 각각 출력한다. 또한, 나머지 다른 어드레스 프리디코딩수단들(12-14)도 같은 동작을 하여 프리디코더 출력신호 (PB0-PB3) (PC0-PC3) (PD0-PD3)

를 각각 출력한다.

상기 출력된 프리디코더 출력신호(PA0-PA3) (PB0-PB3) (PC0-PC3) (PD0-PD3)는 어드레스 디코팅수단들(16-17)에 4비트씩 조합하여 입력한다. 어드레스 디코팅수단(16)의 노아게이트(NO1)에 PA0, PB0, PC0, PD0가 선택되어 입력하면, 노아게이트(NO1)는 “하이”상태로 출력하여 퓨우즈(FE1)을 거쳐 낸드게이트들(NA5,N6)에 “하이”상태로 입력된다. 또한 상기 낸드게이트들 (NA5,N6)에 외부 어드레스에 입력되는 셀 어레이 인에이블신호(E1,E1)을 각각 입력한다. 상기 셀 어레이 인에이블신호(E0,E1)은 낸드게이트들 (NA5,N6)를 선택하기 위한 것으로 반대의 논리상태이다. 따라서 상기 E0가 “하이”상태이고 E1이 “로우”상태일 때 낸드게이트(NA5)가 “로우”의 상태가 되며 인버터(I11)를 거쳐 “하이”상태로 되어 노말 셀어레이의 한열(20)이 선택되고, 또한 E0가 “로우”, E1이 “하이”상태일 때 낸드게이트(NA6)가 “로우”상태가 되어 노말 셀 어레이의 다른 한열(21)이 선택된다. 이하 나머지 어드레스 디코딩수단들(17)도 입력되는 어드레스 버퍼 출력신호(A0-A7)에 따라 각각 동일한 동작을 하여 노말 셀 어레이들(22-23)을 선택할 수 있다. 또한 그때 리던던트 디코딩수단(25)의 노드(31)와 접지 사이의 고저항(R2)에 의해 퓨우즈(FE2)를 통한 전원전압(Vcc)은 노드(31)을“하이”상태가 되게 한다. 그때 P모스트랜지스터(T33)가 “오프”되어 상기 노드(32)는 “로우”상태가 된다. 따라서 낸드게이트들(NA,NA8)은 디스에이블되어 리던던트 셀 어레이들 (33)(34)은 선택되지 않는다. 그러나, 노말 셀 어레이에 결함이 발생하여 리던던트 셀 어레이를 사용할 경우, 예를들면 제1동의 노말 셀 어레이(20)에 결함이 생겼다면 어드레스 프리디코딩수단(16)의 퓨우즈(FE1)을 퓨우징(Fusing)하여 결함이 생긴 노말 셀 어레이(20)의 선택을 방지하게 된다. 이와 함께 리던던트 디코딩수단(25)의 퓨우즈(FE2)를 퓨우징하면 노드 (31)은 “로우”상태가 되어 P모스트랜지스터(T33)은 “온”된다.

또한 어드레스 프리디코더(11)는 어드레스 출력신호(A0-A7)가 입력되어 프리디코더신호

를 출력하여 제1-제5신호수단(26-30)에 입력한다. 상기 제1신호탄(26)에서 퓨우즈들(F2-F4)울 퓨우징하여

신호를 차단시키며, 제2신호단(27)에서 퓨우즈들(F6-F8)을 퓨우징하여

신호를 차단시키고, 제3신호단(28)에서는 퓨우즈들 (F10-F12)을 퓨우징하여

신호를 차단시키며, 제4신호단(29)에서 퓨우즈(F14-F16)를 퓨우징하여

신호를 차단시키고, 제5신호단(30)에서 퓨우즈들(F17)(F21) (F25)(F29)를 제외하고 퓨우징을 하여

및

신호만이 연결되도록 한다.

상기와 같이 퓨우징을 실시한 후, 어드레스 프리디코더(11)에서

의 신호가 “로우”상태이고 나머지 신호들이 “하이”상태로 출력하면 P 및 N모스트랜지스터들(T1-T32)의 동작 특성에 따라 노드(32)는 “하이”상태가 되며, 또한 고저항소자(R3)에 의해 계속하여 “하이”상태를 유지한다. 따라서 낸드게이트들(NA,NA8)은 인에이블되며, 외부에서 인가되는 셀 어레이 인에이블 신호중 E0가 “하이”상태이면 낸드게이트(NA7)의 출력이 “로우”상태가 되어 인버터(I13)를 거쳐 리던던트 셀(33)을 선택하므로 노말 셀 어레이(20)가 리던던트 셀 어레이(33)로 대치되었다는 것을 알 수 있다. 그러나 각각의 어드레스 디코딩 수단에 불량상태의 노말 셀 어레이를 비선택화하기 위한 퓨우즈와 비선택 전압 레벨을 유지하기 위한 고저항소자가 있으므로 어드레스 디코더의 면적이 커지며, 따라서 어드레스 디코더 갯수의 증가에 따라 칩의 면적이 더 커져야 하고, 또한 고속동작을 위해 셀 어레이를 많이 분할하면 결함이 생긴 셀이 선택되지 못하도록 절단하여야 할 퓨즈소자의 갯수가 많아지므로 수리시간(repair time)이 길어지는 단점이 있었다.

따라서 본 발명의 목적은 어드레스 디코더에 퓨즈소자와 부하소자를 만들지 않고 불량 셀을 회로적으로 비선택화 하여 어드레스 디코더의 면적을 줄일 수 있으며 따라서 칩의 면적을 줄일 수 있는 반도체장치를 제공함에 있다.

본 발명의 또다른 목적은 불량 셀을 회로적으로 비선택화 할 수 있으며 또한 불량 셀이 있는 노말 셀 어레이 대신 리던던트 셀 어레이를 선택할 경우에도 억세스시간이 길어지지 않고 노말 셀 어레이를 선택할 때와 같은 엑세스시간을 갖는 반도체장치를 제공함에 있다.

상기와 같은 목적을 달성하기 위하여 본 발명은 반도체 메모리 장치에 있어서, 어드레스 버퍼에서 출력되는 다수의 어드레스(A0-A7)중 입력하는 일정 수의 어드레스신호를 디코딩한 제1프리디코더신호를 출력하고, 입력하는 øREDT신호에 의해 상기 제1프리디코더신호의 논리상태가 제어되는 제2프리디코더신호를 출력하는 다수개의 어드레스 프리디코딩수단과, 상기 어드레스 프리디코딩수단에서 출력되는 제2프리디코더신호를 재차 디코딩하고 외부에서 인가되는 인에이블신호에 의해 노말 셀 어레이를 선택하는 다수개의 어드레스 디코딩수단과, 상기 다수개의 어드레스 프리디코딩수단에서 출력되는 제1프리디코더신호를 선택하고 디코딩하여 논리상태를 제어하며 노말 셀 어레이의 상태를 감지하는 감지신호를 출력하는 적어도 하나 이상의 리던던트 프리디코딩수단과, 상기 각각의 리던던트 프리디코딩수단에서 출력된 노말 셀 어레이의 상태를 감지신호를 입력시켜 상기 어드레스 프리디코딩수단을 제어하는 øREDT신호를 출력하는 제어수단과, 상기 리던던트 프리디코딩수단에서 디코딩된 신호를 재차 디코딩하고 외부에서 인가되는 인에이블신호에 의해 리던던트 셀 어레이를 선택하는 적어도 하나 이상의 리던던트 디코딩수단을 구비함을 특징으로 한다.

제3도는 본 발명에 따른 노말 로우 어드레스를 디코딩하는 회로와 노말 셀 어레이들(60-63)를 도시한 것으로써, 상기 노말 로우 어드레스를 디코딩하는 회로는 어드레스 프리디코딩수단들(45-48)과 어드레스 디코딩수단들(56-57)로 구성된다. 상기 어드레스 프리디코딩수단들(45-48)은 동일하게 구성되며, 어드레스 프리디코딩수단(45)은 도시하지 않은 어드레스의 버퍼 출력들(A0-A7)중 입력되는 A0 및 A1신호를 반전시켜

및

을 출력하는 인버터들(I20)(I21)과, 상기A0,

, A1 및

신호를 조합하여 입력되는 제1-4게이트수단들(50-53)로 구성된다.

상기 제1-제4 게이트수단들(50-53)은 동일하게 구성되는데, 제1게이트수단(50)은 상기A0,

, A1 및

신호중 A0와 A1신호사 입력되는 낸드게이트(NA10)와, 상기 낸드게이트(NA10)의 출력을 반전한 RPA0신호를 출력하는 인버터(I22)와, 상기 인버터(I22)의 출력신호와 상기 인버터(I22)의 출력신호를 입력신호로 하는 제1지연수단의 출력신호와 제어수단에서 출력되는 øREDT신호가 입력되는 낸드게이트(NA11)와, 상기 낸드게이트(NA11)의 출력단에 접속되어 프리디코더 출력(PA0)을 발생하는 인버터들(I29)(I30)로 이루어진다. 따라서 제2-제4게이트수단들(51-53)도 프리디코더출력(PA1-PA3)과 RPA1-RPA3신호를 각각 출력하며, 또한 나머지 어드레스 프리디코딩수단들(46)-(48)은 각각의 프리디코더 출력 (PB0-PB3) (PC0-PC3) (PD0-PD3)과, RPB0-RPB3, RPC0-RPC3 및 RPD0-RPD3신호를 출력한다. 그리고, 또한 상기 어드레스 디코딩수단들(56-57)도 모두 동일한 구성으로 이루어지며, 어드레슨 디코딩수단(56)은 상기 어드레스 프리더코딩수단들(45)-(48)에서 출려되는 프리디코더 출력(PA0-PA3)(PB0-PB3)(PC0-PC3)(PD0-PD3)을 조합하여 입력하는 노아게이트(NO10)와, 상기 노아게이트(NO10)의 출력과 외부 어드레스신호에 의해 발생된 인에이블신호(E0,E1)가 입력되는 낸드게이트들(NA12,NA13)과, 상기 낸드게이트(NA12,NA13)의 출력단에 각각 접속되는 인버터들 (I31,I32)로 이루어진다.

제4도는 본 발명에 따른 리던던트 디코딩하는 회로로서, 리던던트 프리디코딩수단들 (70)(80) 리던던트 디코딩수단들(90)(92), 제어수단(85) 및 리던던트 셀 어레이(96-99)로 구성된다. 상기 리더던트 프리디코딩수단(70)(80)은 동일한 구성을 갖으며 상기 리던던트 프리코딩수단(70)은 일측단이 전원 전압단(Vcc)에 접속된 고저항소자(R10)와, 일측단이 접지이고 타측단이 상기 고저항소자(R10)의 타측단과 직렬 접속하는 제1퓨우즈와, 상기 고저항소자(R10)와 제1퓨우즈(F40) 사이의 노드(75)에 병렬로 접속되는 제6,제7,제8 및 제9신호단들(71-74)과, 낸드게이트(NA14)(NA15)과 노아게이트(NO12)로 이루어진 논리연산수단과, 감지수단(77)로 이루어진다. 상기 제5신호단 (71)은 N모스트랜지스터(T40-T43)과, 제2-제6푸으즈들 (F41-F45)로 이루어진다. 상기 N모스트랜지스터(T40-T43)의 게이트들은 상기 노드(75)에 병렬 접속되고, 소오스들은 RPA0-RPA3신호가 입력되며, 드레인들에는 제2-제5퓨우즈들(F41-F44)의 일측단이 각각 접속되고, 제2-제5퓨우즈(F41-F44)의 타측단은 노드(76)에 접속된 제6퓨우즈(F45)의 타측단은 정지된다. 또한 나머지 제7-제9신호단들 (72-74)은 상기 제6신호단(71)과 동일한 구성이며 RPB0-RPB3, RPC0-RPC3 및 RPD0-RPD3의 신호가 각각 입력된다.

감지수단(77)은 상기 노아게이트(NO12)의 출력단과, 상기 출력단과 접속하여 인버터들(I33-I38)로 이루어진 제2지연수단(78)과 상기 노아게이트(NO12)와 지연수단(78)의 출력단이 접속되는 낸드게이트(NA16)와, 상기 낸드게이트(NA16)을 출련단과 접속되어 RRED1신호를 출력하는 인버터(I42)와, 상기 노아게이트(NO12)의 출력단에 접속되어 노말 셀 어레이의 상태를 감지하는 감지신호(ørd1)을 출력하는 인버터(143)로 이루어진다.

또한 리던던트 디코딩수단들(90)(92)은 서로 동일하게 구성되며, 리던던트 디코딩수단(90)은 상기 감지수단(77)의 인버터(I42)와 일측단들이 접속되고 타측단들에 인에이블신호(E0,E1)가 입력되는 낸드게이트들(NA17,NA18)과, 상기 내드게이트들(NA17,NA18)의 출력단에 인버터들(I44,I45)이 접속된다. 상기 인버터들(I44,I45)의 출력단에는 리던던트 셀 어레이들 (96)(97)이 접속된다.

또한 상기 제서수단(85)은 상기 리던던트 프리디코딩수단들(70)(80)에서 출력되는 ørd1 및 ørd2신호가 입력단에 각각 접속되는 낸드게이트(NA19)와, 상기 낸드게이트(NA19)의 출력단에 접속되는 인버터들(I45-I48)로 구성되어 인버터(I48)의 출력단은 상기 어드레스 프리디코딩수단들(45-48)에 접속한다.

제5도는 본 발명에 따른 양호가 기억소자의 선택시 파형도이고, 제6도는 불량한 기억소자의 선택시 파형도로서, (5A) 및 (6A)는 어드레스 버퍼에서 출력되는 신호이며, (5B) 및 (6B)는 노드(41)에서의 신호이고, (5C) 및 (6C)는 노드(76)에서의 신호이며, (5D) 및 (6D)는 인버터(I42)의 출력신호이고, (5E) 및 (6E)는 인버터(I44) 또는 (I45)의 출력신호이며, (5F) 및 (6F)는 인버터(I43)의 출력신호이고, (5G) 및 (6G)는 인버터(I48)의출력신호이며, (5H) 및 (6H)는 지연회로(54)의 출력신호이며, (5I) 및 (6I)는 낸드게이트(NA11)의 출력신호이며, (5J) 및 (6J)는 인버터(I30)의 출력신호이고, (5K) 및 (6K)는 인버터(I31) 또는 (I32)의 출력신호이다.

이하 제3도 및 제4도의 동작을 제5도 및 제6도로 참조하여 상세히 설명한다. 도면에 도시하지 않은 어드레스 버퍼에서 출력된(5A)와 같은 어드레스신호가 어드레스 프리디코딩수단들(45-48)에 각각 2비트씩 입력한다. 그때 어드레스 프리디코딩수단(45)에 입력되는 2비트의 신호가 모두 “하이”이면 인버터들(I20,I21)을 거친 신호는 모두 “로우”상태가 되며, 따라서 상기 신호들의 조합에 의해 제1게이트수단(50)을 선택하게 된다. 상기 제1게이트(50)이 선택되면 낸드게이트(NA10)에 입력하는 신호는 모두 “하이”이므로 인버터(I22)를 거쳐 노드(41)에서는 (5B)같이 “하이”상태가 되어 낸드게이트(NA11)의 일측단에 입력되고, 또한 인버터들(I23-I28)로 이루어진 제1지연수단(54)를 거쳐 낸드게이트(NA11)의 다른단에 입력한다. 또 노드(41_에서 RPA0신호가 “하이”상태로 출력된다. 그러나 제2-제4게이트 수단들(51-53)에서 출력되는 RPA1-RPA3신호는 “로우”상태가 된다. 또한 나머지 어드레스 디코딩수단들(46-48)에 입력되는 어드레스신호가 모두 “하이”상태일 때 상기 어드레스 디코딩수단(45)과 같이 동작하여 상기 어드레스 프리디코딩수단들(46-48)에서 출력되는 신호중 RPB0, RPC0, RPD0는 “하이”상태이고, 나머지 신호들은 “로우”상태가 된다. 상기 RPA0-RPA3, RPB0-RPB3, RPC0-RPC3, RPD0-RPD3신호는 리던던트 프리디코딩수단들(70)(80)에 각각 입력된다. 상기 리던던트 프리디코딩수단(70)에 입력된 신호중 RPA0-RPA3신호는 제6신호단(71)을 구성하는 N모스트랜지스터들(T40-T43)의 소오스에 각각 입력되고, 나머지RPB0-RPB3, RPC0-RPC3, RPD0-RPD3신호들은 상기 제6신호단(71)과 동일한 구성으로 이루어진 제7-제9신호단 (72)-(74)에 입력한다.

노말 셀 어레이가 결함이 있으나 결함이 있는 노말 셀 어레이를 선택하는 어드레스 조합이 선택하고자하는 노말 셀 어레이와는 다른 어드레스 조합을 갖은 때에는 (예를들어 PRA1, RPB0, RPC0 , RPD0) 제1퓨우즈소자(F40)을 퓨징하여 노드(75)는 고저항소자(R10)에 의해 “하이”상태가 되어, 상기 N모스트랜지스터들(T40-T43)의 게이트에 접속된다. 따라서 상기 N모스트랜지스터들(T40-T43)은 모드 “온”상태가 된다. 그리고 RPA1에 해당하는 제3퓨즈소자(F42)를 제외한 제2,4-6퓨즈소자(F41,F43-F45)를 퓨징하면 노드(76)에는 RPA1신호가 전달되어 (5C)와 같이 “로우”상태가 되어 낸드게이트(NA14)의 일측단에 입력한다. 또한 상기 RPB0-RPB3, RPC0-RPC3, RPD0-RPD3신호가 입력되는 제7-제9신호단들(72-74)도 상기 제6신호단(71)과 동일한 방법으로 퓨징하면 상기 낸드게이트들(NA14,NA15)에 ＂하이＂상태로 각각 입력한다. 따라서 낸드게이트(NA14)의 출력단은 ＂하이＂상태, 낸드게이트(NA15)의 출력단은 “로우”이므로 노아게이트(NO12)는 ＂로우＂상태로 출력을 하여 낸드게이트(NA16)의 일측단에 입력하고, 또한 인버터들(I36-I41)로 구성되어 입력되는 신호를 일정시간 지연시키는 제2지연수단(78)을 거쳐 상기 낸드게이트(NA16)의 타측단에 입력되어 인버터(I42)에서 (5D)와 같은 ＂로우＂상태의 RRED1신호를 출력한다. 또한 노아게이트(NO12)의 출력은 인버터(I43)을 거쳐 (5F)와 같이 “하이”상태인 ørd1신호가 된다. 또한 나머지 다른 리던던트 프리디코딩수단(80)도 상기 리던던트 프리디코딩수단(70)과 같은 동작을 하여 RRED2 및 ørd2신호를 출력한다.

상기 리던던트 프리디코딩수단들(70)(80)의 출력은 리던던트 디코딩수단들(90)(92) 제어수단(95)에 입력된다. 즉, RRED1 및 RRED2신호는 리던던트 디코딩수단들(90)(92)에 ørd1 및 ørd2신호는 제어수단(95)에 입력된다. 그때 상기 리던던트 디코딩수단(90)의 낸드게이트들(NA17,NA18)은 디스에이블되어 리던던트 셀 어레이들(96)(97)은 선택되지 않으며, 나머지 리던던트 디코딩수단(92)도 상기와 같은 결과가 발생된다. 또한 ørd1 및 rd2신호는 낸드게이트(NA19)와 인버터(I46-I48)를 거쳐 (5G)와 같은 “하이”상태의 øREDT 신호가 된다. 상기 øREDT 신호는 어드레스 프리디코딩수단(45)에 있는 제1게이트수단(50)의 낸드게이트(NA11)에 입력된다. 그때 상기 제1지연수단(54)의 지연시간이 충분히 크므로 상기 øREDT신호는 상기 제1지연수단(54)을 거친 신호(5H)보다 먼저 낸드게이트(NA11)에 입력되어 낸드게이트(NA11)을 인에이블 시킨다. 따라서 낸드게이트(NA11)는 (5I)와 같은 신호를 출력하고, 인버터들(I32,I33)을 거쳐 (5J)와 같이 “로우”상태의 PA0신호를 출력하며, 제2-제4게이트수단들(51-53)을 “하이”상태의 PA1-PA3신호를 출력한다. 또한, 상기 나머지 어드레스 프리디코딩수단들(45-48)은 상기 어드레스 프리디코딩수단(45)과 동일하게 동작을 하며, 따라서 PB0, PC0, PD0는 PA0와 같은 신호이고, PB1-PB3, PC1-PC3, PD1-PD3신호를 조합하여 어드레스 디코딩수단들(56-57)에 입력한다. 이때 상기 어드레스 디코딩수단(56)의 노아게이트(NO10)에 PA0, PB0, PC0, PD0신호가 모두“로우”상태로 입력되므로, 상기 노아게이트(NO10)는 “하이”상태로 출력하여 낸드게이트들(NA12,NA13)의 일측단에 입력하며, 상기 낸드게이트(NA12,NA13)의 타측단에는 서로 반대의 논리상태를 가진 인에이블신호(E0,E1)가 입력된다.

상기 인에이블신호(E0,E1)중 인버터(I34)는 (5K)와 같은 신호를 출력하므로 노말 셀 어레이(60)을 선택하게 된다. 그러나 선택되어질 노말 셀 어레이가 불량상태일때에는 상기 셀 어레이를 리던던트 셀 어레이로 대체하여야 한다. 따라서 어드레스조합이 불량상태인 노말 셀 어레이를 선택할 경우 불량상태인 노말 셀 어레이 대신 리던던트 셀 어레이가 선택되는 것을 설명한다. 어드레스 디코딩수단(56)의 상태에 따라 선택되어지는 노말 셀 어레이(60)(61)에 불량 셀이 있는 경우를 실시에로 하여 설명한다. 먼저 리던던트 프리디코딩수단(70)내에 있는 제1퓨우즈(F40)을 퓨우징하여 노드(75)를 “하이”상태가 되게 한다. 따라서 제6신호 수단(71)의 N모스트랜지스터들(T40-T43)을 “온”되게 하고, 상기 N모스트랜지스터들(T43-T43)의 소오스단에 인가되는 RPA0-RPA3신호중 RPA0신호가 노드(76) 전달되도록 제2퓨우즈(F41)을 제외한 제3-제5퓨우즈를 (F42-F44)를 퓨우징하며, 노드(76)을 “하이”상태로 하기 위해 제6퓨추즈(F45)를 퓨우징한다. 또한 제7-제9신호수단들 (72)-(74)도 제6신호수단(71)과 동일하게 퓨우징한다. 그러나 도시되어 있지 않지만 리던던트 프리디코딩수단(80)내의 퓨우즈은 또다른 불량 셀이 있는 경우 불량 셀에 해당되는 어드레스 조합에 따라 퓨우징한다. 그때 어드레스 버퍼에서 (6A)신호를 출력하면 어드레스 프리디코딩수단들(45-48)은 상술한 바와 같이 RPA0-RPA3, RPB0-RPB3, RPC0-RPC3, RPD0-RPD3신호를 출력한다.

상기 신호중 RPA0-RPA3신호는 WP 6신호수단(71)의 N모스트랜지스터(T40-T43)의 소오스단에 연결되며, 상기 RPA0신호는 N모스트랜지스터(T40)와 제2퓨우즈(F41)를 통해 노드(76)이 (6C)와 같이 “하이”상태가 된다. 또한 제7-제9신소수단들(72-74)도 RPB0-RPB3, RPC0-RPC3, RPD0-RPD3신호가 입력되어 제6신호수단(71)과 동일한 동작을 한다. 따라서 낸드게이트들(NA14,NA15)각각 “로우”상태로 출력하며, 노아게이트(NO12)는 “하이”상태의 신호를 출력한다.

상기 노아게이트 (NO12)의 출력은 낸드게이트(16)이 일측단에 입력되고, 또한 상기 출력은 인버터(I36-I41)로 이루어진 제2지연수단(78)을 거쳐 소정시간 지연되어 상기 낸드게이트(NA19)의 타측단에 입력된다. 또한 상기 노아게이트(NA12)의 출력은 인버터(I43)를 거쳐 (6F)와 같이 “로우”상태의 ørd1신호를 출력한다. 그러나 리던던트 프리디코딩수단(80)는 상술한 양호한 노발 셀을 선택할때와 동일하게 동작하여 “하이”상태의 ørd2신호와 “로우”상태의 RRED2신호를 출력한다.

상기 ørd1과 ørd＂신호가 제어수단(95)의 낸드게이트(NA19)에 입력하여, 인버터들(I46-I48)을 거쳐(6G),와 같이 “로우”상태의 øREDT신호를 출력한다. 상기 “로우”상태의 øREDE신호는 어드레스 프리디코딩수단(45)의 낸드게이트(NA11)에 입력되어 낸드게이트(NA11)의 출력은 (6I)와 같이 “하이”상태가 되며, 인버터들(I29,I30)를 거쳐 (6J)와 같은 ＂하이＂상태의 PA0신호가 된다. 또한, 상기 øREDT신호에 의해 상기 어드레스 프리디코딩수단들(45-48)에서 출력되는 PA1-PA3, PB0-PB3, PC0-PC3 및 PD0-PD3신호는 모두 ＂하이”상태가 되며, 따라서 상기 어드레스 디코딩수단(56)의 노아게이트(NO10)는 “로우”상태의 신호를 출력한다. 따라서 낸드게이트들(NA15,NA16)는 디스에이블되며, 인버터들(I34,I35)에서 (6K)와 같이 “로우”상태가 되어 노말 셀 어레이(60)(61)를 선택할 수 없게 된다. 그때 상기 제2지연수단(78)의 지연시간은 충분히 크므로 상기 제어수단(85)에서 출력되는 øREDT신호가 상기 낸드게이트(NA11)를 디스에 이블시킨 후, 노아게이트(NO12)의 출력신호가 상기 제2지연수당(78)을 거쳐 상기 낸드게이트(NA16)의 한측단에 입력된다. 따라서 인버터(I42)에서 (6D)와 같은 “하이”상태의 신호가 출력되어 리던던트 디코딩수단 (90)의 낸드게이트들(NA17,NA18)의 한 측단에 입력된다. 그때 외부에서 입력되는 인에이블신호(E0,E1)중 E0신호가 “하이”상태일 때 낸드게이트(NA17)가 인에이블되므로 인버터(I44)에서 (6E)와 같은 신호가 출력되어 리던던트 셀 어레이(96)가 선택되게 된다. 따라서 노말 셀 어레이가 선택될때와 같은 억세스시간을 얻을 수 있다. 또한 리던던트 셀 어레이를 사용하지 않을 경우는, 즉 불량상태의 노말 셀이 없을 경우 리던던트 프리더코딩수단(70-80)과 리던던트 디코딩수단(90-92)의 출력신호가 모두 디스에이블되므로 야호한 노말 셀 어레이를 선택하는데 지장이 없다.

따라서 본 발명은 불량한 노말 셀 어레이를 리던던트 셀 어레이로 대치하기 위한 불량한 노말 셀 어레이의 비선택화를 회로적으로 구현하여 어드레스 디코더내의 퓨즈소자의 부하소자가 필요없어 어드레스 디코더 면적을 줄일 수 있으며 따라서 칩의 면적을 축소할 수 있고 상대적으로 큰 워드라인 드라이버를 만들 수 있어 워드라인의 지연을 감소할 수 있으며, 소자의 동작을 고속으로 하기 위하여 메모리 셀어레이가 많이 분할될 때 회로적으로 불량한 노말 셀 어레이를 비선택화 시킴으로 수리 (repeir)시간을 대폭 감소시킬 수 있으며, 또한 리던던트 셀 어레이를 선택할 경우도 노말 셀 어레이를 선택할 때와 같은 억세스시간을 얻을 수 있는 잇점이 있다.

Claims (11)

1. 반도체 메모리장치에 있어서, 어드레스 버퍼에서 출력되는 다수의 어드레스(A0-A7)중 입력하는 일정 수의 어드레스 신호를 디코딩한 제1프리디코더신호를 출력하고, 입력되는 øREDT신호에 의해 상기 제1프리디코더신호의 논리상태가 제어되는 제2프리디코더신호를 출력하는 다수개의 어드레스 프리디코딩수단과, 상기 어드레스 프리디코딩수단에서 출력되는 제2프리디코더신호를 재차 디코딩하고 외부에서 인가되는 인에이블신호에 의해 노말 셀 어레이를 선택하는 다수개의 어드레스 디코딩수단과, 상기 다수개의 어드레스 프리디코딩수단에서 출력되는 제1프리디코더 신호를 선택하고 디코딩하여 논리상태를 제어하며 노말셀 어레이의 상태를 감지하는 감지신호를 출력하는 적어도 하나 이상의 리던던트 프리디코딩수단과, 상기 각각의 리던던트 프리디코딩수단에서 출력된 노말 셀 어레이의 상태를 감지신호를 입력시켜 상기 어드레스프리디코딩수단을 제어하는 øREDE신호를 출력하는 제어수단과, 상기 리던던트 프리디코딩수단에서 디코팅된 신호를 재차 디코딩하고 외부에서 인가되는 인에이블신호에 의해 리던던트 셀 어레이를 선택하는 적어도 하나 이상의 리던던트 디코딩수단을 구비함을 특징으로 하는 반도체 메모리장치.
2. 제1항에 있어서, 어드레스 프리디코딩수단이 입력되는 어드레스신호를 반전하는 반전소자와, 상기 반전소자의 출력과 어드레스신호를 논리연산하는 게이트수단을 구비함을 특징으로 하는 반도체 메모리장치.
3. 제2항에 있어서, 게이트수단이 상기 어드레스신호를 입력하여 제1프리디코더신호 발생하는 수단과, 상기 제1프리더코더신호를 지연하는 제1지연수단과, 상기 제1프리디코더신호의 논리상태를 제어하여 제2프리디코더신호를 발생하는 수단으로 구비함을 특징으로 하는 반도체 메모리장치.
4. 제3항에 있어서, 제1지연수단이 다수의 반전소자로 구성됨을 특징으로 하는 반도체 메모리장치.
5. 제1항에 있어서, 리던던트 프리디코딩수단은 일측단 전원전압이 인가된 고저항소자와 일측단이 점지된 퓨우즈가 직렬로 접속되어 중간 노드에서 리던던트 디코더 인에이블신호를 발생하는 수단과, 상기 어드레스 프리디코딩수단에서 출력되는 제1프리디코더신호가 리던던트 셀 어레이를 선택할 시에는 상기 신호중 하나가 선택된 신호를 전달하고, 상기 리던던트 디코딩수단 인에이블신호단에 다수개가 병렬로 접속된 신호수단과, 상기 신호수단의 출력신호를 논리연산하는 연산수단과, 상기 연산수단의 출력신호에 의해 노말 셀어레이 상태를 감지하는 감지수단을 구비함을 특징으로 하는 반도체 메모리장치.
6. 제5항에 있어서, 고저항소자는 리던던트 셀 어레이를 사용하지 않을시 리던던트 셀 어레이를 선택하는 신호선을 비선택함을 특징으로 하는 반도체 메모리장치.
7. 제5항에 있어서, 신호수단은 게이트가 상기 중간 노드에 접속되고, 소오스가 상기 제1프리디코더신호의 출력단에 접속되며, 트레인에 퓨우즈의 일측단이 직렬로 하여 접속되어 다수개가 병렬 접속되는 N모스트랜지스터와, 상기 퓨우즈들의 타측의 공통 노드에 일측단이 접속된 퓨우즈를 구비함을 특징으로 하는 반도체 메모리장치.
8. 제5항에 있어서, 감지수단이 상기 연산수단에 의해 출력된 신호를 소정시간 지연하는 제2지연수단과, 상기 연산수단의 출력과 제2지연 수단과, 상기 연산수단의 출력과 제2지연수단의 출력을 논리곱하는 수단과, 상기 연산수단의 출력을 반전하는 반전소자를 구비함을 특징으로 하는 반도체 메모리장치.
9. 제8항에 있어서, 제2지연수단이 다수개의 반전소자로 구성되어짐을 특징으로 하는 반도체 메모리장치.
10. 제1항에 있어서, 제어수단이 부논리곱소자와 다수개의 반전소자로 구성되어짐을 특징으로 하는 반도체 메모리장치.
11. 제4항 또는 제9항에 있어서, 제1 및 제2지연수단이 셀 어레이의 멀티셀렉션을 방지함을 특징으로 하는 반도체 메모리장치.

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