KR100300036B1 - 반도체메모리회로 - Google Patents

Abstract

본 발명은 반도체 메모리 회로에 관한 것으로, 종래 반도체 메모리회로는 모든 리던던트셀을 테스트하기 위해 필요한 Y어드레스신호를 다수번 변환하여 입력함으로써, 테스트하는 시간이 지연되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 상위 Y어드레스신호를 입력받아 소정의 조합을 통해 뱅크선택신호를 생성하는 Y프리디코더와; 상기 Y프리디코더의 뱅크선택신호와 고전위의 펄스신호를 입력받아 각 뱅크를 인에이블시키는 인에이블 제어부와; 하위 Y어드레스신호와 리던던트셀 테스트신호를 입력받아 소정의 조합을 통해 리던던트셀부의 각 컬럼을 인에이블시키는 리던던트셀 선택신호를 출력하는 퓨즈롬부를 포함하여 구성된 반도체 메모리 회로에 있어서, 상기 Y프리디코더와 퓨즈롬부는 리던던트셀 테스트시에 고전위로 인가되는 Y어드레스신호에 따라 특정 비트의 뱅크선택신호와 다수의 리던던트셀 선택신호를 각각 동일한 값으로 고정시켜 출력하여, 모든 리던던트셀을 동시에 인에이블 시켜 테스트함으로써, 테스트에 필요한 시간을 줄이는 효과가 있다.

Description

반도체 메모리 회로{CIRCUIT FOR SEMICONDUCTOR MEMORY}

본 발명은 반도체 메모리 회로에 관한 것으로, 특히 반도체 메모리를 제조한 후, 정상동작 여부를 판단하는 테스트시 한 번의 테스트로 모든 어드레스의 메모리셀을 테스트함으로써, 테스트 시간을 줄이는데 적당하도록 한 반도체 메모리 회로에 관한 것이다.

일반적으로, 반도체 메모리는 그 제조가 완료된 후, 각 메모리셀의 정상여부 판정을 위해 Y어드레스를 순차적으로 인에이블시켜, 각 메모리셀에 설정된 데이터를 저장하고, 이를 다시 읽어 정상여부를 판정한다. 이때, 오류가 있는 메모리셀이 발견되면 그 메모리셀의 어드레스를 퓨즈 커팅에의해 저장하고, 이후의 동작에서 오류 있는 메모리셀을 인에이블시키는 어드레스신호가 입력되면 특정한 리던던트셀(REDUNDANT CELL)을 인에이블시키는 동작을 하게 된다. 즉, 반도체 메모리를 테스트하는 과정에서 각 Y어드레스를 순차적으로 인에이블 시키게 되어 테스트 시간이 많이 걸리게 되며, 이와 같은 종래 반도체 메모리 회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 반도체 메모리 회로도로서, 이에 도시한 바와 같이 각각 메모리셀부(8), 비트라인 센스앰프(9), Y선택부(10), 리던던트셀부(11), 리던던트 Y선택부(12), 리던던트 센스앰프(13)를 구비하여, 데이터를 저장 및 출력하는 다수의 뱅크(4,5,6,7)와; 내부의 퓨즈상태에 따라 특정 Y어드레스를 저장하고, 그 저장된 Y어드레스가 입력되면 상기 각 뱅크(4~7)의 리던던트 Y선택부(12)로 리던던트셀 선택신호(RC0~RC7)를 출력하는 다수의 퓨즈롬(ROM0~ROM7)을 구비하는 퓨즈롬부(1)와; Y어드레스신호(AY[n:n-1])와 반전 Y어드레스신호(AYB[n:n-1])를 입력받아 디코딩하여 뱅크선택신호(YBLK)를 출력하는 Y프리디코더(2)와; 상기 Y프리디코더(2)의 뱅크선택신호(YBLK)와 리던던트 펄스신호(RPULSE)를 입력받아 소정의 조합을 통해 각 뱅크(4~7)의 리던던트 Y선택부(12)를 인에이블시키는 인에이블신호(RP0~RP4)를 출력하는 인에이블 제어부(3)로 구성된다.

도2는 상기 퓨즈롬부(1)의 각 퓨즈롬(ROM0~ROM7)의 회로도로서, 이에 도시한 바와 같이 퓨즈 커팅에의해 저전위 상태를 나타내는 퓨즈부(FUSE)와; 상기 퓨즈부(FUSE)의 상태를 반전하는 인버터(INV1)와; 상기 인버터(INV1)의 출력에 따라 도통제어되어 상기 퓨즈부(FUSE)가 저전위 상태가 아닐 때 그 퓨즈부(FUSE)에 내부전원전압(VINT)을 인가하는 피모스 트랜지스터(PM1)와; 상기 퓨즈부(FUSE)의 상태와 내부전원전압(VINT)을 낸드조합하여 출력하는 낸드게이트(NAND1)와; 리던던트셀 테스트신호(RDTY)와 Y어드레스신호(AY[0],AY[1],AY[2])를 낸드조합하여 출력하는 낸드게이트(NAND2)와; 상기 낸드게이트(NAND1),(NAND2)의 출력신호를 낸드조합하여 출력하는 낸드게이트(NAND3)와; 상기 낸드게이트(NAND3)의 출력신호를 반전하여 리던던트셀 선택신호(RC0~RC7)를 출력하는 인버터(INV2)로 구성된다.

도3은 상기 Y프리디코더(2)의 회로도로서, 이에 도시한 바와 같이 입력되는 Y어드레스신호(AY[n],AY[n-1]), 반전 Y어드레스신호(AYB[n],AYB[n-1]) 중 서로 겹치지 않게 각각 두 개의 신호를 입력받아 낸드조합하여 출력하는낸드게이트(NAND4~NAND7)와; 상기 낸드게이트(NAND4~NAND7)의 출력 각각을 반전하여 뱅크선택신호(YBLK)를 출력하는 인버터(INV3~INV6)로 구성된다.

도4는 상기 인에이블 제어부(3)의 회로도로서, 이에 도시한 바와 같이 상기 4비트의 뱅크선택신호(YBLK) 중 특정 비트를 각각의 일측 입력단에 입력받고, 리던던트 펄스신호(RPULSE)를 각각의 타측 입력단에 입력받아 낸드조합하여 출력하는 낸드게이트(NAND8~NAND11)와; 상기 낸드게이트(NAND8~NAND11) 각각의 출력신호를 반전하여 각기 다른 뱅크(4~7)의 Y선택부(12)를 인에이블시키는 인에이블신호(RP0~RP3)를 출력하는 인버터(INV7~INV10)로 구성된다.

이하, 상기와 같이 구성된 종래 반도체 메모리 회로의 동작을 설명의 편의상 테스트시에 한정하여 설명한다.

먼저, Y어드레스신호(컬럼 어드레스신호라고도 함)를 순차적으로 인가하여 각 뱅크(4~7)에 구비된 메모리셀부(8)를 테스트한다. 이때 오류가 있는 것으로 판정된 특정 메모리셀의 어드레스는 기록하여, 퓨즈롬부(1)의 퓨즈롬(ROM0~ROM7) 각각에 구비된 퓨즈부(FUSE)의 퓨즈를 선택적으로 커팅하여 프로그램 한다. 이와 같은 프로그램 전에 상기 오류 있는 메모리셀을 대체할 리던던트셀이 정상적인 가를 테스트하기 위해 리던던트셀 테스트신호(RDTY)를 생성하여 상기 퓨즈롬부(1)에 인가하게 된다.

이때, 리던던트셀 테스트신호(RDTY)는 플랙(FLAG)이며, 노말동작에서는 저전위를 유지하고, 테스트시에는 고전위로 인가된다.

이와 같이 고전위의 리던던트셀 테스트신호(RDTY)가 인가된 후에, Y어드레스신호(AY[0:2])가 인가된다. 이때 상기 Y어드레스신호(AY[0:2])가 모두 고전위로 인가되면, 낸드게이트(NAND2)의 출력신호는 저전위로 출력되며, 이에 따라 낸드게이트(NAND3)의 출력신호는 고전위로 고정되며, 이를 반전한 인버터(INV2)의 출력신호인 리던던트셀 선택신호(RC0)가 액티브된다. 이와 같이 외부에서 Y어드레스신호(AY[0:2])의 상태를 변경하여 각 리던던트셀부(11)에 구비된 리던던트셀을 컬럼단위로 인에이블시켜 데이터를 저장하고, 다시 리던던트 센스앰프(13)를 통해 읽어들여 리던던트셀의 이상유무를 판단하게 된다.

이와 같은 과정에서 각 뱅크(4~7)에 구비된 리던던트셀부(11)를 모두 테스트해야 하므로, 프리디코더(3)에 인가되는 Y어드레스신호(AY[n:n-1])와 반전 Y어드레스신호(AYB[n:n-1])의 상태를 변환시켜 입력함으로써, 이를 조합한 4비트의 뱅크선택신호(YBLK)를 각 경우에 따라 다르게 생성한다.

즉 반전 Y어드레스신호(AYB[n:n-1])가 모두 고전위로 입력되면, 낸드게이트(NAND4)의 출력신호는 저전위, 낸드게이트(NAND5~NAND7)의 출력신호는 모두 고전위로 출력되며, 이를 인버터(INV3~INV6)를 통해 반전한 뱅크선택신호(YBLK)는 '0001'로 출력된다. 즉 각 뱅크를 선택하는 뱅크선택신호(YBLK)를 상기 리던던트셀 선택신호(RC)의 한 주기 마다 변환하여 각 뱅크(4~7)를 선택하게 된다.

이와 같은 과정은 상기 뱅크선택신호(YBLK)의 각 비트가 인에이블 제어부(3)에 인가되어 리던던트 펄스신호(RPULSE)와 낸드조합되고, 그 조합의 결과를 인버터(INV7~INV10)를 통해 각각 반전하여 인에이블신호(RP0~RP3)를 생성함으로써,각 뱅크(4~7)의 리던던트 Y선택부(12) 각각을 인에이블 제어하여 이루어지게 된다.

이와 같은 과정으로, 종래 리던던트셀의 정상여부를 판정하기 위해서는 각 Y어드레스신호(AY[0:2],AY[n:n-1])의 경우에 수로 모두 32번의 Y어드레스신호 입력이 있어야 하며, 테스트 후에는 상기 퓨즈롬부(1)에 구비된 각 퓨즈롬(ROM0~ROM7)의 퓨즈를 프로그램 함으로써, 오류 있는 메모리셀을 오류 없는 리던던트셀로 대체하여 반도체 메모리를 사용한다.

상기한 바와 같이 종래 반도체 메모리 회로는 리던던트셀을 테스트하기 위해 각 Y어드레스신호를 변환하여 입력함으로써, 테스트하는 시간이 지연되는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 한 번의 Y어드레스신호의 입력으로, 모든 리던던트셀을 테스트 할 수 있는 반도체 메모리 회로를 제공함에 그 목적이 있다.

도1은 종래 반도체 메모리 회로도.

도2는 도1에 있어서, 퓨즈롬부의 회로도.

도3은 도1에 있어서, Y프리디코더의 회로도.

도4는 도1에 있어서, 인에이블 제어부의 회로도.

도5는 본 발명 반도체 메모리 회로도.

도6은 도5에 있어서, 퓨즈롬부의 회로도.

도7은 도5에 있어서, Y프리디코더의 회로도.

***도면의 주요 부분에 대한 부호의 설명***

1:퓨즈롬부 2:Y프리디코더

3:인에이블 제어부 4~7:뱅크

8:메모리셀부 9:비트라인 센스앰프

10:Y선택부 11:리던던트셀부

12:리던던트 Y선택부 13:리던던트 센스앰프

상기와 같은 목적은 상위 Y어드레스신호를 입력받아 소정의 조합을 통해 뱅크선택신호를 생성하는 Y프리디코더와; 상기 Y프리디코더의 뱅크선택신호와 고전위의 펄스신호를 입력받아 각 뱅크를 인에이블시키는 인에이블 제어부와; 하위 Y어드레스신호와 리던던트셀 테스트신호를 입력받아 소정의 조합을 통해 리던던트셀부의 각 컬럼을 인에이블시키는 리던던트셀 선택신호를 출력하는 퓨즈롬부를 포함하여 구성된 반도체 메모리 회로에 있어서, 상기 Y프리디코더와 퓨즈롬부는 리던던트셀 테스트시에 고전위로 인가되는 Y어드레스신호에 따라 특정 비트의 뱅크선택신호와다수의 리던던트셀 선택신호를 각각 동일한 값으로 고정시켜 출력하여, 모든 리던던트셀을 동시에 인에이블시켜 테스트함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도5는 본 발명 반도체 메모리 회로도로서, 이에 도시한 바와 같이 도1에 도시한 종래 반도체 메모리의 구성에서 퓨즈롬부(1)와 Y프리디코더(2)에 Y어드레스신호(AY[3])를 더 입력하여 각각 리던던트셀 선택신호(RC0~RC7)와 뱅크선택신호(YBLK)를 출력하도록 구성한다.

도6은 상기 퓨즈롬부에 구비된 각 퓨즈롬(ROM0~ROM7)의 회로도로서, 이에 도시한 바와 같이 종래 도2에 도시한 구성에, 스위치(S1),(S2)의 선택에 따라 Y어드레스신호(AY[3]) 또는 접지전위를 일측 입력단에 입력받으며, 타측 입력단에 리던던트셀 테스트신호(RDTY)를 입력받아 낸드조합하여 출력하는 낸드게이트(NAND12)를 더 포함시키고, 낸드게이트(NAND3)를 3단자 입력으로 변환하여 상기 낸드게이트(NAND12)의 출력신호와 낸드게이트(NAND1),(NAND2)의 출력신호를 낸드조합하여 출력하도록 구성된다.

도7은 상기 Y프리디코더(2)의 회로도로서, 이에 도시한 바와 같이 종래 도3에 도시한 Y프리디코더에 상기 Y어드레스신호(AY[3])와 리던던트셀 테스트신호(RDTY)를 낸드조합하는 낸드게이트(NAND13)를 더 포함시키고, 종래의 인버터(INV3~INV6)를 낸드게이트(NAND4~NAND7)의 출력신호와 상기 낸드게이트(NAND13)의 출력신호를 각각 낸드조합하여 출력하는 낸드게이트(NAND14~NAND17)로 대체하여 구성한다.

이하, 상기와 같이 구성된 본 발명 반도체 메모리 회로의 동작을 설명한다.

먼저, 종래와 동일한 방법으로 각 뱅크(4~7)에 구비된 메모리셀부(8)를 테스트하고, 테스트 결과 특정 메모리셀에 오류가 있는 것으로 판정되면 그 오류 있는 메모리셀을 대체하기 위한 리던던트셀을 선택하기 위해 그 리던던트셀부(11)를 테스트하게 된다.

즉, 리던던트셀 테스트신호(RDTY)를 생성하여 상기 퓨즈롬부(1)에 인가하게 된다.

이때, 리던던트셀 테스트신호(RDTY)는 플랙(FLAG)이며, 노말동작에서는 저전위를 유지하고, 테스트시에는 고전위로 인가된다.

이와 같이 고전위의 리던던트셀 테스트신호(RDTY)가 인가된 후에, Y어드레스신호(AY[0:2])가 인가하며, 테스트시에는 고전위인 Y어드레스신호(AY[3])를 인가한다. 상기 고전위의 Y어드레스신호(AY[3])를 스위치(S1)를 통해 인가 받고, 그 타측 입력단에 상기 고전위의 리던던트셀 테스트신호(RDTY)를 입력받은 낸드게이트(NAND12)의 출력신호는 저전위로 고정되어 출력되며, 이에 따라 상기 저전위의 낸드게이트(NAND12) 출력신호를 입력받은 낸드게이트(NAND3)의 출력신호는 다른 낸드게이트(NAND1),(NAND2)의 출력신호에 관계없이 고전위의 출력신호를 출력하게 된다. 이와 같이 모든 퓨즈롬(ROM0~ROM7)의 출력신호인 리던던트셀 선택신호(RC0~RC7)는 상기 Y어드레스신호(AY[3])가 고전위로 인가되면 모두 동일한 상태로 고정되며, 이에 따라 모든 리던던트셀부(11)의 리던던트셀을 인에이블 시킬 수 있게 된다.

그러나, 노말동작시 Y어드레스신호(AY[3])가 고전위로 인가되는 경우에 모든 리던던트셀이 인에이블 되므로, 스위치(S1)를 열고, 스위치(S2)를 닫아 접지전위가 Y어드레스신호(AY[3])가 인가되는 낸드게이트(NAND12)의 일측입력단에 인가되도록 한다.

이와 같은 과정을 통해 모든 리던던트셀을 인에이블 시킬 수 있게 되며, 모든 뱅크(4~7)를 동시에 인에이블 시키게 되면, 각 뱅크(4~7)를 인에이블 시키면 한 번의 Y어드레스신호의 입력으로 반도체 메모리 회로의 모든 리던던트셀을 인에이블시켜 동일한 데이터를 리던던트 센스앰프(13)를 통해 각 리던던트셀부(1)에 인가하는 것으로 쓰기 동작을 실시하고, 다시 그 모든 데이터를 읽어 동일여부를 판단하여 리던던트셀을 테스트하게 된다.

즉, Y프리디코더(3)에서는 고전위의 리던던트셀 테스트신호(RDTY)와 상기 고전위의 Y어드레스신호(AY[3])를 낸드조합하여 출력하는 낸드게이트(NAND13)의 저전위 출력신호에 의해 낸드게이트(NAND14~17)의 출력신호는 낸드게이트(NAND4~7)의 출력에 관계없이 모두 고전위의 출력신호를 출력하게 되며, 상기 낸드게이트(NAND14~17)의 출력신호를 각 비트로 하는 4비트의 뱅크선택신호(YBLK)는 '1111'로 출력된다.

이에 따라 인에이블 제어부(3)의 모든 낸드게이트(NAND8~NAND11)의 출력신호는 고전위의 리던던트 펄스신호(RPULSE)와 상기 '1111'로 출력되는 뱅크선택신호(YBLK)의 각 비트를 낸드조합하여 출력한 결과로 모두 저전위의 출력신호를 출력하며, 이를 각각 반전한 인버터(INV7~INV10)의 출력신호는 모두 고전위로 출력된다.

즉, 각 뱅크(4~7)를 인에이블시키는 인에이블신호(RP0~RP3)가 고전위로 출력되어, 모든 뱅크(4~7)의 리던던트 Y선택부(12)를 인에이블 시키며, 이에 따라 반도체 메모리 회로의 모든 리던던트셀이 인에이블 된다.

이와 같은 과정을 통해 단 한 번의 Y어드레스신호를 입력하여 모든 리던던트셀을 테스트한 후, 오류 없는 리던던트셀을 이용하여 상기 오류 있는 메모리셀을 대체하기 위해 퓨즈를 프로그램하며, 상기 설명한 스위치(S1),(S2)의 상태를 변환시켜, 노말동작을 할 수 있도록 한다.

상기한 바와 같이 본 발명 반도체 메모리 회로는 리던던트셀을 테스트하는 과정을 한 번의 Y어드레스신호를 입력하여 모든 리던던트셀을 테스트함으로써, 그 테스트시간을 줄여 궁극적으로는 반도체 메모리의 생산성을 향상시키는 효과가 있다.

Claims (2)

1. 상위 2비트의 Y어드레스신호와 이를 반전한 반전 Y어드레스신호를 각기 중복되지 않도록 낸드조합하는 제 1 내지 제 4낸드게이트와; 상기 리던던트셀 테스트신호와 리던던트셀 테스트시 인가되는 Y어드레스신호를 낸드조합하여 출력하는 제 5낸드게이트와; 상기 제 5낸드게이트의 출력신호를 일측입력단에 입력받고, 각각의 타측입력단에 상기 제 1 내지 제 4낸드게이트의 출력신호를 입력받아 각각 낸드조합하여 뱅크선택신호를 출력하는 제 6 내지 제 9낸드게이트를 구비하여 리던던트셀 테스트시에 고전위로 인가되는 Y어드레스신호에 따라 특정 비트의 뱅크선택신호를 모두 동일 값으로 하여 출력하는 Y프리디코더와; 상기 Y프리디코더의 뱅크선택신호와 고전위의 펄스신호를 입력받아 각 뱅크를 인에이블시키는 인에이블 제어부와; 하위 Y어드레스신호와 리던던트셀 테스트신호를 입력받아 소정의 조합을 통해 리던던트셀부의 각 컬럼을 인에이블시키는 리던던트셀 선택신호를 출력하며, 리던던트셀 테스트시에 고전위로 인가되는 Y어드레스신호에 따라 특정 비트의 뱅크선택신호와 다수의 리던던트셀 선택신호를 각각 동일한 값으로 고정시켜 출력하는 퓨즈롬부를 포함하여 된 것을 특징으로 하는 반도체 메모리 회로.
2. 제 1항에 있어서, 상기 퓨즈롬부는 다수의 퓨즈롬을 구비하며, 각각의 퓨즈롬은 오류가 발생한 메모리셀의 주소를 저장하는 퓨즈부와; 하위 Y어드레스신호와 리던던트셀 테스트신호를 낸드조합하여 출력하는 제 1낸드게이트와; 스위치의 절환에따라 상기 리던던트셀 테스트시에 고전위로 인가되는 Y어드레스신호 또는 접지전압을 인가 받아 상기 리던던트셀 테스트신호와 낸드조합하여 출력하는 제 2낸드게이트와; 상기 퓨즈부의 상태와 제 1 및 제 2낸드게이트의 출력신호를 낸드조합하여 출력하는 제 3낸드게이트와; 상기 제 3낸드게이트의 출력신호를 반전하여 리던던트셀 선택신호를 출력하는 인버터로 구성하여 된 것을 특징으로 하는 반도체 메모리 회로.