KR100548589B1 - 반도체 메모리의 칼럼리페어장치 - Google Patents

Abstract

본 발명은 반도체 메모리의 칼럼리페어장치에 관한 것으로, 종래에는 임의의 비트라인이 페일될 경우 그에 해당되는 정상칼럼경로를 닫고 리던던시 경로를 열어서 리페어를 수행하는데 그 칼럼어드레스에 해당되는 비트라인의 수가 많은 와이드 입출력메모리의 경우에는 리페어 동작시에 한번에 교체되어야 하는 비트라인의 갯수가 많으므로 리페어동작에 요구되는 칩의 면적이 커지고, 또한 메모리의 칼럼동작시에 입력된 칼럼어드레스를 퓨즈어레이에 저장된 페일칼럼어드레스와 비교하는 스텝이 필요하고 그에 따라 칼럼어드레스신호처리시 시간지연이 발생하여 메모리의 고속화를 저해하는 문제점이 있었다. 따라서, 본 발명은 페일된 비트라인이 연결된 페일입출력라인을 리던던시 입출력라인으로 대체함으로써 칼럼리페어 동작에 요구되는 칩의 면적을 최소화함과 아울러 지연시간을 줄일 수 있도록 하는데 그 목적이 있다.

Description

반도체 메모리의 칼럼리페어장치{COLUMN REPAIR APPARATUS FOR SEMICONDUCTOR MEMORY}

본 발명은 반도체 메모리의 칼럼리페어장치에 관한 것으로, 특히 입출력라인의 수가 많은 광대역 입출력라인을 갖는 메모리의 페일된 비트라인이 연결된 입출력라인을 리던던시 입출력라인으로 대체함으로써 칼럼리페어 동작시에 요구되는 칩의 면적을 최소화함과 아울러 칼럼리페어 동작시의 지연시간을 줄일 수 있도록 한 반도체 메모리의 칼럼리페어장치에 관한 것이다.

칼럼리페어란 메모리셀어레이에서 비트라인에 페일이 발생하면 해당비트라인을 리던던시 비트라인으로 대치해서 메모리의 수율을 향상시키는 방법이고, 이와는 반대로 메모리셀어레이의 워드라인에 페일이 발생해서 페일 워드라인을 리던던시 워드라인으로 대치하는 것을 워드리페어 또는 로우리페어로 불린다.

일반적으로 메모리의 칼럼어드레스가 외부로부터 입력되면 그 칼럼어드레스를 미리 칼럼퓨즈어레이에 저장되어 있는 페일 칼럼어드레스와 비교하는데, 그 비교결과 칼럼어드레스와 페일칼럼어드레스가 일치하면 그 입력된 칼럼어드레스가 페일비트라인에 저장되어 있는 정보에 접근하려는 것이므로 그 칼럼어드레스에 해당하는 디코더는 동작하지 않고 그 대신에 리던던시 칼럼디코더를 동작시켜서 해당되는 리던던시 비트라인에 정보를 쓰거나 읽음으로써 리페어동작을 수행한다.

근래에는 메모리와 로직을 통합한 형태의 새로운 개념의 메모리가 많이 연구되어지는데, 이러한 경우에는 메모리와 로직의 입출력이 칩의 내부에서 연결되어져 입출력시에 큰 용량성을 구동해야 할 필요가 없으므로 메모리와 로직의 대역폭을 늘이기 위해 광대역 데이터입출력버스를 이용하게 된다.

도1은 종래 반도체 메모리의 칼럼리페어장치에 대한 실시예의 구성을 보인 블록도로서,이에 도시된 바와같이 소정 칼럼어드레스신호를 입력받아 이를 미리 퓨즈어레이에 저장된 페일칼럼어드레스와 비교하여 소정 처리하는 칼럼어드레스신호처리부(100)와;상기 칼럼어드레스신호처리부(100)의 비교결과 페일칼럼어드레스와 일치하지 않으면 칼럼어드레스신호를 입력받아 이를 디코딩하여 그에 따른 칼럼선택신호를 출력하는 칼럼디코더(101),(102)와; 상기 칼럼디코더(101),(102)로부터 칼럼선택신호를 입력받아 그에 해당되는 비트라인이 선택되는

메모리셀어레이부(104)와; 상기 칼럼어드레스신호처리부(100)의 비교결과 입력된 칼럼어드레스와 페일칼럼어드레스와 일치하면 페일칼럼어드레스신호를 입력받아 이를 디코딩하여 리던던시 칼럼라인을 선택하는 리던던시디코더(103)와; 상기 리던던시디코더(103)로부터 리던던시 칼럼선택신호를 입력받아 그에 해당되는 리던던시 비트라인이 선택되는 리던던시셀어레이부(105)로 구성되며, 이와같이 구성된 종래 장치의 동작을 설명한다.

먼저, 칼럼어드레스신호처리부(100)는 소정 칼럼어드레스신호를 입력받아 이를 퓨즈어레이에 미리 저장된 페일 칼럼어드레스신호와 비교하여 그에 따른 칼럼어드레스신호또는 페일 칼럼어드레스신호를 출력한다.

이때, 상기 칼럼어드레스신호처리부(100)는 입력된 칼럼어드레스신호와 페일칼럼어드레스신호가 일치하지 않으면 그에 따른 칼럼어드레스신호를 출력한다.

그러면, 칼럼디코더(101),(102)는 상기 칼럼어드레스신호처리부(100)로부터 칼럼어드레스신호를 입력받아 이를 디코딩하여 그에따른 칼럼선택신호를 메모리셀어레이부(104)에 인가하고, 이에 의해 상기 메모리셀어레이부(104)는 상기 칼럼디코더(101),(102)의 칼럼선택신호를 입력받아 해당되는 비트라인이 선택되는데, 이때 사전에 발생된 워드라인신호에 의해 선택된 워드라인과 함께 결과적으로 이차원적인 메모리셀어레이부(104)의 소정셀을 선택한다.

반대로, 상기 칼럼어드레스신호처리부(100)는 입력된 칼럼어드레스신호와 페일 칼럼어드레스신호가 일치하면 그에 따른 페일칼럼어드레스신호를 리던던시디코더(103)에 출력한다.

이에 의해, 상기 리던던시디코더(103)는 상기 칼럼어드레스신호처리부(100)로부터 페일칼럼어드레스신호를 입력받아 이를 디코딩하여 그에 따른 리던던시칼럼선택신호를 리던던시셀어레이부(105)에 인가하고, 그러면 상기 리던던시셀어레이부(105)는 상기 리던던시디코더(103)로부터 리던던시칼럼선택신호를 입력받아 그에 해당되는 리던던시 비트라인이 선택되어 칼럼리페어동작이 수행된다.

여기서, 상기 칼럼리페어동작을 도3의 순서도로 설명한다.

먼저, 칼럼어드레스신호가 입력되면 이 칼럼어드레스신호를 사전에 칼럼 퓨즈어레이에 기록 되어 있는 페일칼럼어드레스신호와 비교한다.

이때, 상기 비교결과 입력된 칼럼어드레스신호가 상기 퓨즈어레이에 기록된 페일어드레스신호와 다르면 정상칼럼경로가 열려서 이에 해당되는

칼럼디코더(101),(102)에 의해 선택된 비트라인이 입출력라인에 연결되고, 상기 칼럼어드레스신호가 상기 퓨즈어레이에 기록된 페일어드레스신호와 같으면 칼럼디코더(101),(102)가 선택되는 대신에 리던던시 칼럼디코더가 선택되어 리던던시 비트라인이 입출력라인에 연결되어 칼럼리페어동작을 수행한다.

따라서, 상기와 같은 칼럼리페어동작을 수행하는 경우에는 칼럼어드레스신호가 입력되는 메모리의 칼럼 동작때마다 그 입력된 칼럼어드레스신호를 퓨즈어레이에 저장되어 있는 페일어드레스신호와 비교하는 스텝이 필요하게 되는데, 메모리의 칼럼동작은 워드라인이 선택/해제되는 메모리의 로우동작보다 훨씬 빠르게 동작하므로 칼럼동작의 사이클시간을 줄이는 것이 메모리의 고속화를 위해 불가피하다.

여기서, 도3은 한 칼럼어드레스에 해당하는 비트라인의 수가 2배로 증가한 반도체 메모리의 칼럼리페어장치에 대한 구성을 보인 블록도로서, 이에 도시된 바와같이 일반적인 구성과 동작은 도1과 동일한데, 다만 리던던시비트라인에 해당되는 비트라인의 갯수가 2 배로 증가하기 때문에 단 하나의 비트라인만이 페일이라도 칼럼리페어에 소모되는 부분의 면적이 두배로 증가하게 되는 것이 다르다.

즉, 상기와 같이 동작하는 종래 장치는 임의의 비트라인이 페일될 경우 그에 해당되는 정상칼럼경로를 닫고 리던던시 경로를 열어서 리페어를 수행하는데 그 칼럼어드레스에 해당되는 비트라인의 수가 많은 와이드 입출력메모리의 경우에는 리페어 동작시에 한번에 교체되어야 하는 비트라인의 갯수가 많으므로 리페어동작에 요구되는 칩의 면적이 커지고, 또한 메모리의 칼럼동작시에 입력된 칼럼어드레스를 퓨즈어레이에 저장된 페일칼럼어드레스와 비교하는 스텝이 필요하고 그에 따라 칼럼어드레스신호처리시 시간지연이 발생하여 메모리의 고속화를 저해하는 문제점이 있었다.

따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 페일된 비트라인이 연결된 입출력라인을 리던던시 입출력라인으로 대체하여 칼럼리페어를 수행함으로써 칩의 면적을 최소화함과 아울러 지연시간을 줄일 수 있도록 한 반도체 메모리의 칼럼리페어장치를 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명은 페일이 발생한 퓨즈의 데이터를 읽어서 메모리의 칼럼동작시에 접근하는 뱅크별로 알맞는 데이터라인을 스위칭하도록 페일입출력라인에 대한 신호를 출력하는 리컨피큐레이션콘트롤러와; 상기 리컨피큐레이션콘트롤러로부터 페일입출력라인에 대한 신호를 입력받아 이를 디코딩하는 데이터라인스위칭디코더와; 상기 데이터라인스위칭디코더의 디코딩신호에 의해 메모리셀어레이부의 페일 입출력라인을 리던던시입출력라인으로 스위칭하는 데이터라인리컨피큐레이션부로 구성함을 특징으로 한다.

이하, 본 발명에 의한 반도체 메모리의 칼럼리페어장치에 대한 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명한다.

도4는 본 발명 반도체 메모리의 칼럼리페어장치에 대한 실시예의 구성을 보인 회로도로서, 이에 도시한 바와같이 페일이 발생한 퓨즈(fuse)의 데이터를 읽어서 메모리의 칼럼동작시에 접근하는 뱅크별로 알맞는 데이터라인을 스위칭하도록 페일입출력라인에 대한 신호를 출력하는 리컨피큐레이션콘트롤러(400)와; 상기 리컨피큐레이션콘트롤러(400)로부터 페일입출력라인에 대한 신호를 입력받아 이를 디코딩하는 데이터라인스위칭디코더(401)와; 상기 데이터라인스위칭디코더(401)의 디코딩신호에 의해 메모리셀어레이부(403)의 페일 입출력라인을 리던던시입출력라인으로 스위칭하는 데이터라인리컨피큐레이션부(402)로 구성한다.

상기 리컨피큐레이션콘트롤러(400)는 페일 데이터라인의 주소를 각각의 제1,제2 뱅크(B0),(B1)별 및 제1,제2 로우블락별로 저장하여 갖고 있는 제1,제2 퓨즈부(F0),(F1)와; 상기 제1,제2 퓨즈부(F0),(F1)의 퓨즈(fuse)에 저장되어 있는 데이터를 읽어서 뱅크별로 갖고 있으면서 메모리셀어레이부(403)의 칼럼동작시에 접근하는 제1 뱅크(B0) 또는 제2 뱅크(B1)에 따라 데이터라인 스위칭정보를 래치하여 출력하는 래치부(LH)와; 상기 래치부(LH)로부터 신호를 입력받아 이를 다중 송신하는 멀티플렉서(MUX)로 구성하며, 이와같이 구성한 본 발명의 동작을 설명한다.

먼저, 메모리의 테스트의 경우, 데이터라인스위칭디코더(401)의 출력신호가 '하이'이면 정상신호이고 '로우'이면 리던던시이기 때문에 소정갯수의 정상데이터라인이 동일한 개수의 외부데이터라인과 연결되게 된다.

테스트한후, 페일비트라인에 해당하는 페일 데이터라인이 판별되면 그 어드레스를 퓨즈부(F0),(F1)의 칼럼퓨즈어레이에 기록한다.

그리고, 메모리의 동작시 페일데이터라인에 접근되면 이를 리던던시 데이터라인으로 대치하는데, 이 리던던시데이터라인을 가운데 배치하는 것은 리던던시 라인으로의 대치시에 정상데이터 라인일 경우와 라인의 길이를 최소화하기 위한 것이다.

즉, 리컨피큐레이션콘트롤러(400)는 페일이 발생한 퓨즈(fuse)의 데이터를 읽어서 메모리의 칼럼동작시에 접근하는 뱅크별로 알맞는 데이터라인을 스위칭하도록 페일입출력라인에 대한 신호를 출력하고, 이에 의해 데이터라인스위칭디코더(401)는 상기 리컨피큐레이션콘트롤러(400)로부터 페일입출력라인에 대한 신호를 입력받아 이를 디코딩하여 그에 따른 데이터라인스위칭정보를 출력한다.

그러면, 데이터라인리컨피큐레이션부(402)는 상기 데이터라인스위칭정보를 입력받아 메모리셀어레이부(403)의 페일 입출력라인을 리던던시 입출력라인으로 스위칭하게 된다.

여기서, 상기 데이터라인스위칭디코더(401)는 간단하게 낸드게이트로 구성할 수 있는데, 예를 들어 32개의 데이터라인을 스위칭하기 위해서는 32개의 낸드게이트가 필요하고 각 낸드게이트의 입력은 6개가 된다.

즉, 32의 데이터라인의 주소를 저장한 5비트의 데이터라인을 기억하는 퓨즈부(F0),(F1)의 출력5개와 1개의 구동퓨즈(fuse)로부터의 출력1개의 출력이 상기 낸드게이트의 입력이된다.

여기서, 상기 구동퓨즈(fuse)의 출력이 로우이면 퓨즈부(F0),(F1)의 값에 관계없이 정상데이터라인만이 외부데이터라인과 연결되며, 페일데이터라인의 리페어는 로우블락단위로 이루어지며 이 로우블락단위는 동시에 구동되는 로우디코더에 연결된 메모리셀어레이의 단위를 의미하고, 또한 리던던시 데이터라인의 수가 증가하면 그에 맞게 데이터라인리컨피큐레이션부(402)의 스위칭트랜지스터와 데이터라인스위칭디코더(401)의 디코더수 및 퓨즈어레이의 수를 증가시키면 된다.

이때, 상기 리컨피큐레이션콘트롤러(400)의 동작을 상세히 설명하면 다음과 같다.

먼저, 제1,제2 퓨즈부(F0),(F1)는 페일 데이터라인의 주소를 각각의 제1,제2 뱅크(B0),(B1)별 및 제1,제2 로우블락별로 저장하여 갖고 있고, 래치부(LH)는 상기 제1,제2 퓨즈부(F0),(F1)의 퓨즈(fuse)에 저장되어 있는 데이터를 읽어서 뱅크(B0),(B1)별로 갖고 있으면서 메모리셀어레이부(403)의 칼럼동작시에 접근하는 제1 뱅크(B0) 또는 제2 뱅크(B1)에 따라 데이터라인 스위칭정보를 래치하여 출력하며, 이때 멀티플렉서(MUX)는 상기 래치부(LH)로부터 신호를 입력받아 이를 다중 송신하여 상기 데이터라인 스위칭디코더(401)에 인가한다.

즉, 메모리셀어레이부(403)의 각 뱅크(B0),(B1)의 로우 동작후에 래치부(LH)는 각 뱅크(B0),(B1)에 선택된 로우블락에 의거하여 그에 맞는 페일 데이터라인의 주소를 갖게 되고, 그후에 각 뱅크(B0),(B1)에 칼럼동작이 일어나면 래치부(LH)에 저장되어 있는 주소에 따라서 페일 데이터라인은 리던던시데이터라인으로 리페어되게 되는데, 이경우에 기존의 칼럼리페어방식과 다르게 칼럼어드레스 비교과정이 생략되고 칼럼선택신호발생과 독립적으로 래치에서 페일라인의 주소를 읽어와서 데이터라인을 리페어하기 때문에 칼럼동작을 고속화가 가능한다.

이때, 상기 래치부(LH)의 데이터는 뱅크가 2개의 메모리셀어레이를 가정하였기 때문에 2:1 멀티플렉서(MUX)를 통해서 상기 데이터라인스위칭디코더(401)로 출력된다.

이상에서 상세히 설명한 바와같이 본 발명은 페일된 비트라인이 연결된 페일입출력라인을 리던던시 입출력라인으로 대체함으로써 칼럼리페어 동작에 요구되는 칩의 면적을 최소화함과 아울러 지연시간을 줄일 수 있는 효과가 있다.

도1은 종래 반도체 메모리의 칼럼리페어장치에 대한 구성을 보인 블록도.

도2는 종래 반도체 메모리의 칼럼리페어방법에 대한 동작흐름도.

도3은 한 칼럼어드레스에 해당하는 비트라인의 수가 2배로 증가한 반도체 메모리의 칼럼리페어장치에 대한 구성을 보인 블록도.

도4는 본 발명 반도체 메모리의 칼럼리페어장치에 대한 구성을 보인 블록도.

*****도면의 주요부분에 대한 부호의 설명*****

400:리컨피큐레이션콘트롤러 401:데이터라인스위칭디코더

402:데이터라인리컨피큐레이션부 403:메모리셀어레이부

Claims (1)

1. 메모리셀어레이부의 페일된 데이터라인이 연결된 입출력라인을 리던던시 입출력라인으로 대체하는 반도체 메모리의 칼럼리페어장치에 있어서,

   상기 페일 데이터라인의 주소를 상기 메모리셀어레이부의 뱅크별 및 로우블락별로 저장하여 갖고 있는 다수의 퓨즈부와, 상기 다수의 퓨즈부의 퓨즈에 저장되어 있는 상기 페일 데이터라인의 주소를 읽어서 뱅크별로 갖고 있으면서 상기 메모리셀어레이부의 칼럼동작시에 접근하는 뱅크에 따라 상기 페일 데이터라인의 주소를 래치하여 출력하는 다수의 래치부와, 상기 다수의 래치부로부터 상기 페일 데이터라인의 주소를 입력받아 이를 다중 송신하는 멀티플렉서를 포함하는 리컨피큐레이션콘트롤러와;

   상기 리컨피큐레이션콘트롤러의 멀티플렉서로부터 상기 페일 데이터라인의 주소를 입력받아 이를 디코딩하는 데이터라인스위칭디코더와;

   상기 데이터라인스위칭디코더의 디코딩신호에 의해 상기 메모리셀어레이부의 페일 데이터라인에 연결된 입출력라인을 리던던시 입출력라인으로 스위칭하는 데이터라인리컨피큐레이션부

   를 포함하는 반도체 메모리의 칼럼리페어장치.