JP3923805B2 - 半導体記憶装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関するもので、更に詳しくは、テスト技術とリダンダンシ技術の最適化を図るための半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体記憶装置の記憶容量は増大の一途を辿っており、これに伴って、正常に機能するか否かを検査するための各種のテスト技術、並びに不良を救済するためのリダンダンシ技術が重要な位置を占めるようになっている。大容量の半導体記憶装置では、各種の機能テストにおけるテスト時間の長大化を招くとともに、不良を救済するためのリダンダンシ技術の高効率化や低コスト化が必須となる。
【０００３】
しかしながら、テスト技術とリダンダンシ技術の最適化が難しく、リダンダンシ技術により救済した半導体記憶装置をテストしようとするとテスト時間の長大化やテストの困難さを招き、テスト時間を短縮しようとすると高効率且つ低コストなリダンダンシ技術が適用できない、という問題がある。
【０００４】
【発明が解決しようとする課題】
上記のように従来の半導体記憶装置は、テスト技術とリダンダンシ技術の最適化が難しく、テスト時間の長大化やテストの困難さを招くとともに、高効率且つ低コストなリダンダンシ技術が適用できないという問題があった。
【０００５】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、テスト技術とリダンダンシ技術を最適化できる半導体記憶装置を提供することにある。
【０００６】
また、本発明の他の目的は、テスト時間の短縮化と機能テストの容易化が図れる半導体記憶装置を提供することにある。
【０００７】
本発明の更に他の目的は、高効率且つ低コストなリダンダンシ技術を実現できる半導体記憶装置を提供することにある。
【０００８】
更に、本発明の別の目的は、高効率且つ低コストなリダンダンシ技術を適用しても、テスト時間の短縮化と機能テストの容易化が図れる半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】
この発明の半導体記憶装置は、セルアレイユニット内で複数のエレメントが同時に活性化され、その複数のエレメントのいずれかに不良があった場合に、不良エレメントのみを選択的にリダンダンシエレメントで置き換えて救済する半導体記憶装置であって、時間をずらして複数のワード線を順次活性化して行き、複数のワード線を一緒に選択した状態にする動作モード時に、アドレス情報及びリダンダンシ情報を保持するように構成された制御回路を設けたことを特徴としている。
【００１３】
この発明の半導体記憶装置は、セルアレイユニット内で複数のエレメントが同時に活性化され、その複数のエレメントのいずれかに不良があった場合に、不良エレメントのみを選択的にロウリダンダンシエレメントで置き換えて救済する半導体記憶装置であって、前記複数のエレメントのいずれかに不良があった場合に、前記ロウリダンダンシエレメントを活性状態、不良エレメントを非活性状態にして置換するように構成されたアレイ制御回路を備え、前記アレイ制御回路は、時間をずらして複数のワード線を順次活性化して行き、複数のワード線を一緒に活性化した状態にする動作モード時に、アレイ制御回路状態信号を受け付けるとプリチャージコマンドを受け付けるまで状態を保持するように構成された第１のラッチ回路と、センスアンプの活性化／非活性化状態を保持するように構成された第２のラッチ回路と、時間をずらして複数のワード線を順次活性化して行き、複数のワード線を一緒に活性化した状態にする動作モード時に、ワード線活性化信号を保持するように構成された第３のラッチ回路と、ロウデコーダの状態を制御する信号を保持するように構成された第４のラッチ回路とを具備することを特徴としている。
【００１４】
また、この発明の半導体記憶装置は、セルアレイユニット内で複数のエレメントが同時に活性化され、その複数のエレメントのいずれかに不良があった場合に、不良エレメントのみを選択的にロウリダンダンシエレメントで置き換えて救済する半導体記憶装置であって、
前記複数のエレメントのいずれかに不良があった場合に、前記ロウリダンダンシエレメントを活性状態、不良エレメントを非活性状態にして置換するように構成されたアレイ制御回路を備え、前記アレイ制御回路は、時間をずらして複数のワード線を順次活性化して行き、複数のワード線を一緒に活性化した状態にする動作モード時に、アレイ制御回路状態信号を受け付けるとプリチャージコマンドを受け付けるまで状態を保持するように構成された第１のラッチ回路と、センスアンプの活性化／非活性化状態を保持するように構成された第２のラッチ回路と、時間をずらして複数のワード線を順次活性化して行き、複数のワード線を一緒に活性化した状態にする動作モード時に、ワード線活性化信号を保持するように構成された第３のラッチ回路と、ロウデコーダの状態を制御するように構成された制御回路とを具備することを特徴としている。
【００１５】
更に、この発明の半導体記憶装置は、連続する複数のワード線選択サイクルにおいて、一度活性化されたワード線がその状態を保持することで、複数のワード線が一緒に活性化される半導体記憶装置であって、各々のワード線選択サイクル毎に、選択すべきワード線を指定するためのアドレス情報の一部と、当該アドレス情報で指定されるアドレスが予めプログラムされたアドレスと一致したか否かを意味するリダンダンシ情報とを取り込み、特定のサイクルのアドレス情報によって選択され、且つリダンダンシが不整合の時にワード線を選択するためのワード線活性化信号を活性化して保持するように構成されたラッチ回路を備えることを特徴としている。
【００１６】
更にまた、この発明の半導体記憶装置は、連続する複数のワード線選択サイクルにおいて、一度活性化されたワード線がその状態を保持することで、複数のワード線が一緒に活性化される半導体記憶装置であって、一度アクセスしたワード線が不良ワード線の場合に、ワード線が選択されている期間中リダンダンシ・ヒット情報を保持し続けるとともに、前記不良ワード線を非選択にするように構成された機能回路を備えることを特徴としている。
【００１７】
この発明の半導体記憶装置は、連続する複数のワード線選択サイクルにおいて、一度活性化されたワード線がその状態を保持することで、複数のワード線が一緒に活性化される半導体記憶装置であって、対応するメモリブロックがアクセスされて、初めてリダンダンシ・ミスしたときに活性化する信号と、毎サイクルセンスアンプを活性化するタイミングを決めるため、毎サイクル発生する信号との論理積を取ってセンスアンプ活性化信号を生成するとともに、前記情報を保持するように構成されたラッチ回路を備えることを特徴としている。
【００２８】
上記のような構成によれば、複数のアレイ（エレメント）を同時に活性化してテストを行うことができるので、テスト時間を短縮できる。しかも、同時に活性化するアレイを増やしたときに、配線数の増加を少なくできるので、配線数の増加によるチップサイズの増大を抑制でき、低コスト化が図れる。
【００２９】
また、時間をずらして複数のワード線を順次活性化して行き、複数のワード線を一緒に選択した状態にする動作モード（例えば、スタックドワード線テストモード）において、２サイクル目以降に選択したワード線についても１サイクル目に選択したワード線と同様にセルデータの読み出し（ビット線センス）が可能になる。よって、リダンダンシ救済情報の保持、及び２サイクル以降に活性化したワード線に対するメモリセルからの読み出し（ビット線センス動作）を保証できるので、リダンダンシによる救済後の製品であっても、時間をずらして複数のワード線を順次活性化して行き、複数のワード線を一緒に選択した状態にする動作モード（スタックドワード線テストモード）を採用してテスト時間を短縮できる。
【００３０】
更に、同一救済領域内で一緒に活性化できるワード線の数が最大となり、且つスタックドワード線テストモード時に、同時にライト可能なワード線の本数が最大になるので、テスト時間を短縮できる。
【００３１】
従って、テスト技術とリダンダンシ技術を高い次元で最適化できる半導体記憶装置が得られる。
【００３２】
また、テスト時間の短縮化と機能テストの容易化が図れる半導体記憶装置が得られる。
【００３３】
高効率且つ低コストなリダンダンシ技術を実現できる半導体記憶装置が得られる。
【００３４】
更に、高効率且つ低コストなリダンダンシ技術を適用しても、テスト時間の短縮化と機能テストの容易化が図れる半導体記憶装置が得られる。
【００３５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る半導体記憶装置の概要について説明するためのもので、集中リダンダンシ方式を採用した６４Ｍビットのメモリセルアレイを示している。図示するように、メモリセルアレイ１１は、複数のアレイ１１−０〜１１−３１に分割され、且つこれらアレイ１１−０〜１１−３１それぞれを２つのメモリブロックに分割するようにアレイ制御回路部１２と制御信号配線部１３が配置されている。これによって、３２ビットのノーマルセルアレイユニット（３２Ｍｂ ＵＮＩＴ（Ｌ））１１Ａと３２ビットのノーマルセルアレイユニット（３２Ｍｂ ＵＮＩＴ（Ｒ））１１Ｂが形成される。
【００３６】
また、通常使用するメモリセルアレイ（ノーマルセルアレイと称す）１１の他に、ロウリダンダンシ専用のメモリセルアレイ（複数のロウリダンダンシエレメントを含む、ここではスペアセルアレイと称す）１４を備え、ノーマルセルアレイ中のアレイ１１−０〜１１−３１に不良が発生したときに、不良アレイ内の不良エレメント（不良ワード線）をスペアセルアレイ１４（スペアメモリブロック１４Ａ，１４Ｂ）内のロウリダンダンシエレメント（スペアワード線）で置き換えて救済するようになっている。
【００３７】
ここでは、テスト時間を短縮するために、機能テスト時に８個のアレイを同時に活性化するようにしており、例えば斜線を付したアレイ１１−３，１１−７，…，１１−３１が同時に活性化される。
【００３８】
上記制御信号線配線部１３には、９本の制御信号線１３−１〜１３−９が設けられている。信号線１３−１は、ワード線の活性化、非活性化のタイミングを決めるためのワード線状態信号ＷＬＥ用である。信号線１３−２，１３−３は、リダンダンシによる置き換えが発生したことを示す信号ＨＩＴＬ，ＨＩＴＲ用である。信号線１３−４，１３−５，１３−６は、ノーマルセルアレイユニット１１Ａの不良ワード線を含むメモリブロックを指定するためのアドレスＤＷＡＬ０〜ＤＷＡＬ２用である。信号線１３−７，１３−８，１３−９は、ノーマルセルアレイユニット１１Ｂの不良ワード線を含むメモリブロックを指定するためのアドレスＤＷＡＲ０〜ＤＷＡＲ２用である。
【００３９】
そして、不良アレイ内の不良エレメント（不良ワード線）とスペアメモリブロック１４Ａまたは１４Ｂ内のロウリダンダンシエレメント（スペアワード線）との置き換えが発生した時には、信号ＨＩＴＲまたはＨＩＴＬが立ち上がり、またその時に置き換える不良エレメントが存在する不良メモリブロックの位置を示すアドレスＤＷＡＬ０〜ＤＷＡＬ２，ＤＷＡＲ０〜ＤＷＡＲ２を切り替える。そして、アドレスＤＷＡＬ０〜ＤＷＡＬ２，ＤＷＡＲ０〜ＤＷＡＲ２が合致した位置のメモリブロックについては、ワード線状態信号（活性化信号）ＷＬＥを受けつけないようにする動作を行う。
【００４０】
図２は、上記ノーマルセルアレイ１１における各アドレスＤＷＡＬ０〜ＤＷＡＬ２，ＤＷＡＲ０〜ＤＷＡＲ２の割り振り例を示している。アドレスＤＷＡＬ０〜ＤＷＡＬ２でノーマルセルアレイユニット１１Ａ内のメモリブロックが選択され、アドレスＤＷＡＲ０〜ＤＷＡＲ２でノーマルセルアレイユニット１１Ｂ内のメモリブロックが選択される。例えば、ＤＷＡＲ０＝１、ＤＷＡＲ１＝１、ＤＷＡＲ２＝１の時には左上に位置するメモリブロック１１Ｂ−２８〜１１Ｂ−３１が選択され、ＤＷＡＲ０＝０、ＤＷＡＲ１＝０、ＤＷＡＲ２＝０の時には右上に位置するメモリブロック１１Ｂ−０〜１１Ｂ−３が選択される。
【００４１】
図３は、上記図１に示した半導体記憶装置におけるアレイ制御回路部１２と制御信号配線部１３の一部（ノーマルセルアレイユニット１１Ａ側）を抽出して詳細に示す回路図である。各信号線１３−２，１３−４，１３−５，１３−６には、リダンダンシ制御信号出力回路２０からリダンダンシ置き換えが発生したことを示す信号ＨＩＴＬ、及びどのメモリブロック１１Ａ−０〜１１Ａ−３１をリダンダンシ置き換えするかの情報を持つ信号（アドレス）ＤＷＡＬ０〜ＤＷＡＬ２が供給される。また、これら各信号線１３−２，１３−４，１３−５，１３−６には、各メモリブロックに対応してアレイ制御回路１２−０〜１２−３１が接続されている。
【００４２】
上記アレイ制御回路１２−０は、インバータ２１−０，２２−０，２３−０，２４−０とナンドゲート２５−０により構成されている。各アドレスＤＷＡＬ０〜ＤＷＡＬ２がインバータ２１−０，２２−０，２３−０の入力端に供給されてその反転信号ｂＤＷＡＬ０〜ｂＤＷＡＬ２が生成される。これらの信号ｂＤＷＡＬ０〜ｂＤＷＡＬ２及び信号ＨＩＴＬは上記ナンドゲート２５−０の入力端に供給される。そして、このナンドゲート２５−０の出力信号がインバータ２４−０で反転されて、対応するメモリブロックをディセーブルにするか否かを示す信号ＤＷＡＬＡ０が生成される。
【００４３】
なお、アレイ制御回路１２−１〜１２−３１も同様に構成されており、対応する各メモリブロックをディセーブルにするか否かを示す信号ＤＷＡＬＡ１〜ＤＷＡＬＡ３１がそれぞれ生成されるようになっている。
【００４４】
また、ノーマルセルアレイユニット１１Ｂも上記ノーマルセルアレイユニット１１Ａと同様に構成されており、ワード線状態信号ＷＬＥ用の信号線１３−１は、ノーマルセルアレイユニット１１Ａと１１Ｂとで共通に使用される。
【００４５】
図４（ａ），（ｂ）はそれぞれ、上記図１乃至図３に示した半導体記憶装置におけるリダンダンシ置き換え動作について説明するためのもので、ノーマルセルアレイユニット１１Ａを例にとって示している。集中リダンダンシ方式において、スペアセルアレイが１個の場合には、ノーマルセルアレイユニット１１Ａにおいて、複数のメモリブロックのワード線を同時に活性化する場合、そのうち１本のみに不良が発生した時にリダンダンシ置き換え可能である。その時には、スペアメモリブロック１４Ａのスペアワード線を代わりに選択し、ノーマルセルアレイの置き換えられるワード線は選択されないように制御される。
【００４６】
すなわち、図４（ｂ）のタイミングチャートに示すように、まず、リダンダンシの置き換えが発生したことを示す信号ＨＩＴＬが“Ｈ”レベルに立ち上がるとともに、置き換えるメモリブロックの位置を示すアドレスＤＷＡＬ０〜ＤＷＡＬ２が設定される。この状態で信号ＷＬＥが“Ｈ”レベルに立ち上がると、ノーマルセルアレイの置き換えられるワード線ＷＬ_ｂが非選択状態（ＷＬディセーブル）となるとともに、スペアメモリブロック１４Ａのスペアワード線ＷＬ_ａが“Ｈ”レベルに立ち上がって選択状態となる。そして、信号ＷＬＥが“Ｌ”レベルに立ち下がると、スペアメモリブロック１４Ａのスペアワード線ＷＬ_ａも“Ｌ”レベルに立ち下がって非選択状態となる。
【００４７】
上述したように、本第１の実施の形態に係る半導体記憶装置では、ノーマルセルアレイユニット１１Ａ，１１Ｂ内で、複数（２ｎ個：ｎは自然数）のエレメント（メモリブロック）が同時に活性化され、その複数のエレメントのいずれかに不良があった場合に、不良エレメントのみを選択的にロウリダンダンシエレメントで置き換える制御を、ロウリダンダンシ置き換えを行うか否かを決めるための１つの信号（ＨＩＴＬ／ＨＩＴＲ）と、ロウリダンダンシ置き換え時に前記同時に活性化される複数のエレメントのいずれを置き換えるかを決めるためのｎ個の信号（アドレスＤＷＡＬ，ＤＷＡＲ）によって行う。また、リダンダンシ用にスペアセルアレイを設け、このスペアセルアレイ内のリダンダンシエレメントが、前記ノーマルセルアレイユニット内のいずれかの不良エレメント（不良ワード線）を置き換えるような変形例も考え得る。
【００４８】
すなわち、メモリブロックの活性化信号を、同時に活性化するエレメント（メモリブロック）の数だけ必要とせず、且つ活性化信号と非活性化信号を統一したワード線状態信号ＷＬＥを用い、このワード線状態信号ＷＬＥが立ち上がった時にアドレスが合致したワード線を活性化し、ワード線状態信号ＷＬＥが立ち下がるとワード線を非活性化するようにする。また、ロウリダンダンシの置き換えについては、どのメモリブロックを置き換えるかの情報を持つアドレス（ＤＷＡＬｎ，ＤＷＡＲｎ）とリダンダンシを選択することを示す信号（ＨＩＴＬ，ＨＩＴＲ）を使用する。更に、どのノーマルセルアレイを置き換えるかの情報を持つアドレスＤＷＡＬｎ，ＤＷＡＲｎをメモリブロックそれぞれの持つアレイ制御回路においてローカルにデコードするようにしている。
【００４９】
従って、上記のような構成によれば、複数のエレメント（メモリブロック）を同時に活性化できるのでテスト時間を短縮でき、且つリダンダンシ情報を持つ信号をローカルにデコードするので、同時に活性化するメモリブロック数を増やすことが容易で、よりテスト時間を短縮できる。しかも、制御信号線数の増加を最小限に抑えることができ、例えば同時に活性するアレイを例えば８つにした場合、必要とする配線は信号ＷＬＥ、信号ＨＩＴＬ，ＨＩＴＲ、及びアドレスＤＷＡＬ０〜ＤＷＡＬ２，ＤＷＡＲ０〜ＤＷＡＲ２の９本で済む。つまり、同時に活性化するメモリブロックの数が２ｎ個の場合には、アドレスＤＷＡＬ，ＤＷＡＲはｎ個で良い。これによって、配線数の増加を抑えることができ、チップサイズの削減による低コスト化に寄与することができる。
【００５０】
［第２の実施の形態］
図５乃至図１２はそれぞれ、本発明の第２の実施の形態に係る半導体記憶装置について説明するためのもので、スタックドワード線テストモード（Stacked WL
Test Mode）を採用してテスト時間の短縮化を図るものである。
【００５１】
ここで、スタックドワード線テストモード（Multiple WL Test Modeとも言う）とは、通常の例えばリード（Read）／ライト（Write）動作時に、メモリセルアレイ（またはセルアレイユニット）内で同時に活性化されるワード線の本数をＮ本とすると、時間をずらしてワード線を順次活性化することにより、Ｎ本以上のワード線が活性化された状態にする動作モードのことである。
【００５２】
上記スタックドワード線テストモードでは、メモリセルからの読み出しを保証するため、一緒に選択することができるワード線の本数にいくつかの制限がある。すなわち、いくつかのビット線対とそれに付随するセンスアンプ（以下、一括してメモリブロックと称する）１つに対して活性化できるワード線は１本のみである。また、センスアンプを隣のメモリブロックと共有している場合（シェアードセンスアンプ：Shared Sense Amp）には、センスアンプを共有しているメモリブロックに対して、そのどちらか一方のメモリブロックしかワード線を選択することができない。換言すれば、Ｎ個のメモリブロックを持つメモリセルアレイ（またはセルアレイユニット）内では最大Ｎ／２のワード線しか選択することができない。
【００５３】
次に、上記スタックドワード線テストモードを実現するシェアードセンスアンプ方式の半導体記憶装置の構成について図５乃至図１０により説明する。図５は複数のセルアレイユニットで構成されるバンクの一部であり、１つのセルアレイユニット３０が３２個のメモリブロックで構成（３２メモリブロック／ユニット）され、アクティブメモリブロック３１ＡＢとスリープメモリブロック３１ＳＢが交互に配置されている。そして、これらのメモリブロック３１ＡＢ，３１ＳＢに隣接して、ロウデコーダ部３３、ワード線（ＷＬ）ドライバ部３４、及びアレイ制御回路３５Ｔ，３５Ｂ等が配置されている。各メモリブロック（Array No.０〜３１）は、８Ｋロウで２分され、図示するようにロウアドレスＡＲ_ＡＤＤ９〜ＡＲ_ＡＤＤ１２により選択される。
【００５４】
更に詳しくは、上記アクティブメモリブロック３１ＡＢの両側には２つのアクティブセンスアンプ３６ＡＳが配置され、上記スリープメモリブロック３１ＳＢに隣接してスリープセンスアンプ３６ＳＳが配置される。また、上記各メモリブロックに隣接してロウデコーダ部３３及びワード線ドライバ部３４が配置され、上記アクティブセンスアンプ３６ＡＳに隣接して第１のアレイ制御回路（top）３５Ｔと第２のアレイ制御回路（bottom）３５Ｂが配置される。
【００５５】
なお、図示しないが、上記メモリセルアレイ（またはセルアレイユニット）３０中にはカラムデコーダ、リダンダンシ制御回路、リドライバ、Ｘプレデコーダ、及びバンク制御回路等も含まれている。
【００５６】
図６は、上記メモリセルアレイ（またはセルアレイユニット）３０中のメモリブロック３１、センスアンプ３６、ロウデコーダ部３３、ワード線ドライバ部３４及びアレイ制御回路３５Ｔ（３５_ｎ（ｔ）），３５Ｂ（３５_ｎ（ｂ））を抽出して、その具体的な構成例を示す回路図である。メモリブロック３１_ｎとセンスアンプ３６_ｎ（ｔ），３６_ｎ（ｂ）は、複数のビット線対ＢＬ／ｂＢＬによって互いに結合されている。上記各メモリブロック３１_ｎに接続されたワード線ＷＬは、ワード線ドライバ部３４に配置されたワード線ドライバ３４Ａによって駆動される。このワード線ドライバ３４Ａには、ロウデコーダ３３Ａから出力されるデコード信号と、ＷＬＤＶドライバ３８から出力されるワード線の駆動とリセットを制御する信号ＷＬＤＶ／ＷＬＲＳＴがそれぞれ供給される。上記ロウデコーダ３３Ａには、周辺回路及びリドライバ３７から出力されるアドレス信号ＸＡｄｄと、ＴＷＬＯＦＦ制御回路３９から出力されるワード線の駆動を停止させる信号ＴＷＬＯＦＦが供給される。このＴＷＬＯＦＦ制御回路３９には、上記周辺回路及びリドライバ３７から出力されるワード線の駆動を停止させるための信号ｂＷＬＯＦＦとブロックセレクタ４３から出力されるブロック選択信号ＢＬＫＳＥＬが供給されるようになっている。
【００５７】
一方、上記センスアンプ３６_ｎ（ｔ），３６_ｎ（ｂ）にはそれぞれ、第１及び第２のアレイ制御回路３５_ｎ（ｔ），３５_ｎ（ｂ）が接続されている。これらアレイ制御回路３５_ｎ（ｔ），３５_ｎ（ｂ）はそれぞれ、上記ＷＬＤＶドライバ３８、Ｎ／ＰＳＥＴドライバ４０、センスアンプ（ＳＡ）制御回路４１、ＴＷＬＯＮ制御回路４２、及び上記ブロックセレクタ４３等を含んで構成されている。Ｎ／ＰＳＥＴドライバ４０から出力される信号Ｎ／ＰＳＥＴによってセンスアンプ３６_ｎ（ｔ／ｂ）の活性化と非活性化が制御される。このＮ／ＰＳＥＴドライバ４０には、上記ＳＡ制御回路４１の出力信号ＳＡＶＬＤと、上記周辺回路及びリドライバ３７から出力されるセンスアンプイネーブル信号ＳＡＥが供給される。また、上記ＷＬＤＶドライバ３８には、上記ＴＷＬＯＦＦ制御回路３９から出力される信号ＴＷＬＯＦＦと、上記ＴＷＬＯＮ制御回路４２から出力される信号ＴＷＬＯＮがそれぞれ供給される。信号ＴＷＬＯＮによってワード線の駆動が決定され、信号ＴＷＬＯＦＦによって駆動停止が決定される。このＴＷＬＯＮ制御回路４２には、上記周辺回路及びリドライバ３７から出力される信号ｂＷＬＯＮが供給される。更に、上記ＳＡ制御回路４１には、上記周辺回路及びリドライバ３７から出力される信号ｂＷＬＯＮ、及びブロックセレクタ４３から出力される信号ＢＬＫＳＥＬ、及び隣接する次段のブロックセレクタ４３から出力される信号ＢＬＫＳＥＬがそれぞれ供給される。そして、上記ブロックセレクタ４３には、上記周辺回路及びリドライバ３７から出力される信号ＸＡｄｄが供給されるようになっている。
【００５８】
図７は、上記図６に示した回路における周辺回路及びリドライバ３７中のＸプレデコーダ、リダンダンシ制御回路、及びリドライバを抽出して、その構成例を示す回路図である。この回路は、リダンダンシ制御回路５０、リドライバ５１、ｂＷＬＯＦＦラッチ回路５２、リドライバ５３、ＳＡＥラッチ回路５４、リドライバ５５、ｂＲＰＲＥラッチ回路５６、及びＸプレデコーダ５７等を含んで構成されている。
【００５９】
信号ＡＲＡｄｄは、上記リダンダンシ制御回路５０に供給され、このリダンダンシ制御回路５０から出力される信号ｂＦＷＬＯＮがリドライバ５１に供給される。そして、このリドライバ５１から上記信号ｂＷＬＯＮが出力される。
【００６０】
信号ＴＭＷＬＬＴＣと信号ｂＲＳＴＲは、上記ｂＷＬＯＦＦラッチ回路５２に供給され、このｂＷＬＯＦＦラッチ回路５２の出力信号がリドライバ５３に供給され、このリドライバ５３から上記信号ｂＷＬＯＦＦが出力される。
【００６１】
また、信号ＴＭＳＡＬＴＣと信号ＱＳＡＥは、上記ＳＡＥラッチ回路５４に供給され、このＳＡＥラッチ回路５４の出力信号がリドライバ５５に供給され、このリドライバ５５から上記信号ＳＡＥが出力される。
【００６２】
更に、信号ｂＲＳＴＲ、信号ＴＭＳＡＬＴＣ及び信号ＱＳＡＥはそれぞれ、上記ｂＲＰＲＥラッチ回路５６に供給され、このｂＲＰＲＥラッチ回路５６の出力信号ｂＲＰＲＥと信号ＡＲＡｄｄがＸプレデコーダ５７に供給され、このＸプレデコーダ５７から上記信号ＸＡｄｄが出力されるようになっている。
【００６３】
図８は、上記図７に示した回路におけるｂＷＬＯＦＦラッチ回路５２の構成例を示す回路図である。ｂＷＬＯＦＦラッチ回路５２は、インバータ５８〜６１とナンドゲート６２により構成されている。信号ｂＲＳＴＲはインバータ５８の入力端に、信号ＴＭＷＬＬＴＣはインバータ５９の入力端にそれぞれ供給される。これらインバータ５８，５９の出力信号はナンドゲート６２に供給され、このナンドゲート６２の出力信号がインバータ６０，６１をそれぞれ経由して、信号ｂＷＬＯＦＦとして出力される。
【００６４】
図９は、上記図７に示した回路におけるＳＡＥラッチ回路５４の構成例を示す回路図である。このＳＡＥラッチ回路５４は、Ｐチャネル型ＭＯＳトランジスタＱ１，Ｑ２、Ｎチャネル型ＭＯＳトランジスタＱ３、及びインバータ６３〜６６から構成されている。ＭＯＳトランジスタＱ１〜Ｑ３の電流通路は、電源Ｖｃｃと接地点（または負電源）Ｖｓｓ間に直列接続される。上記ＭＯＳトランジスタＱ１のゲートには信号ＴＭＳＡＬＴＣが供給され、ＭＯＳトランジスタＱ２，Ｑ３のゲートには信号ＱＳＡＥが供給される。上記トランジスタＱ２，Ｑ３の電流通路の接続点には、インバータ６３の入力端が接続される。このインバータ６３の入力端には、インバータ６４の出力端が接続され、出力端には上記インバータ６４の入力端が接続される。また、上記インバータ６３の出力端にはインバータ６５の入力端が接続され、このインバータ６５の出力端には、インバータ６６の入力端が接続される。そして、上記インバータ６６の出力端から信号ＳＡＥを出力するようになっている。
【００６５】
図１０（ａ），（ｂ）はそれぞれ、上記図７に示した回路におけるｂＲＰＲＥラッチ回路５６とＸプレデコーダ５７の構成例を示す回路図である。図１０（ａ）に示すｂＲＰＲＥラッチ回路５６は、インバータ６７〜６９、ノアゲート７０及びナンドゲート７１を含んで構成されている。信号ＴＭＳＡＬＴＣは、インバータ６７を経由してナンドゲート７１の一方の入力端に供給される。また、信号ＱＳＡＥと信号ｂＲＳＴＲはノアゲート７０の入力端に供給され、このノアゲート７０の出力信号が上記ナンドゲート７１の他方の入力端に供給される。そして、このナンドゲート７１の出力が、インバータ６８，６９をそれぞれ経由して信号ｂＲＰＲＥとして出力される。
【００６６】
図１０（ｂ）に示すＸプレデコーダ５７は、Ｐチャネル型ＭＯＳトランジスタＱ４、Ｎチャネル型ＭＯＳトランジスタＱ５〜Ｑ７及びインバータ７２〜７５を含んで構成されている。ＭＯＳトランジスタＱ４〜Ｑ７の電流通路は、電源Ｖｃｃと接地点Ｖｓｓ間に直列接続され、ＭＯＳトランジスタＱ４，Ｑ５のゲートには上記ｂＲＰＲＥラッチ回路５６から出力される信号ｂＲＰＲＥが、ＭＯＳトランジスタＱ６のゲートにはアドレス信号ＡＲ_ｉが、ＭＯＳトランジスタＱ７のゲートにはアドレス信号ＡＲ_ｊがそれぞれ供給される。上記トランジスタＱ４，Ｑ５の電流通路の接続点には、インバータ７２の入力端が接続される。このインバータ７２の入力端には、インバータ７３の出力端が接続され、出力端には上記インバータ７３の入力端が接続される。また、上記インバータ７２の出力端にはインバータ７４の入力端が接続され、このインバータ７４の出力端には、インバータ７５の入力端が接続される。そして、上記インバータ７５の出力端から信号Ｘ_ＡＤＤを出力する。
【００６７】
この信号Ｘ_ＡＤＤ（ＸＡｄｄ）は、上記ＷＬＤＶドライバ３８、ロウデコーダ３３Ａ、及びブロックセレクタ４３にそれぞれ入力される。仮に８Ｋロウ（Row）、３２メモリブロック／ユニットの場合で説明すると、Ｘ_ＡＤＤ０１（ＡＲ_ＡＤＤ０，ＡＲ_ＡＤＤ１）はＷＬＤＶドライバ３８に、Ｘ_ＡＤＤ２３，４５，６７８（ＡＲ_ＡＤＤ２〜ＡＲ_ＡＤＤ８）はロウデコーダ３３Ａに、Ｘ_ＡＤＤ９１０、１１１２（ＡＲ_ＡＤＤ９〜ＡＲ_ＡＤＤ１２）はブロックセレクタ４３にそれぞれ入力される。これらのアドレスＸ_ＡＤＤを用いて８Ｋのワード線を選択する。
【００６８】
次に、上記スタックドワード線テストモードの動作について、図１１のタイミングチャートにより説明する。スタックドワード線テストモードにエントリーする（ＴＭ ＥＮＴＲＹ）と、ＴＭＳＡＬＴＣ＝“Ｈ”、ＴＭＷＬＬＴＣ＝“Ｈ”となる。それを受けてｂＷＬＯＦＦ＝“Ｌ”→“Ｈ”、ｂＲＰＲＥ＝“Ｌ”→“Ｈ”となり、テストモードから抜けない限りこの状態を保持する。
【００６９】
まず、最初のワード線を選択して“Ｈ”レベルに立ち上げる（ｃｙｃｌｅ＃１）。３２メモリブロック／メモリセルアレイ（セルアレイユニット）であるので、選択できるワード線の本数は最大１６本／メモリセルアレイ（セルアレイユニット）である。各メモリブロック内のワード線を１本のみ選択するため、アレイ内をデコードするロウアドレス（ＡＲ_ＡＤＤ０〜ＡＲ_ＡＤＤ８）は固定である。シェアードセンスアンプ方式を前提として、隣のメモリブロックを活性化させずに１６メモリブロックを選択するため、メモリブロックの選択を行うロウアドレスＡＲ_ＡＤＤ１０，ＡＲ_ＡＤＤ１１，ＡＲ_ＡＤＤ１２を加算して取り込んで行く（ロウアドレスＡＲ_ＡＤＤ９は固定）。
【００７０】
バンクアクティブコマンド（Bank Active Command）ＢＡを受け付けると、信号ｂＲＳＴＲ（内部ＲＡＳ）が“Ｌ”→“Ｈ”に遷移し、取り込まれたロウアドレスがＡＲ_ＡＤＤ９，ＡＲ_ＡＤＤ１０，ＡＲ_ＡＤＤ１１，ＡＲ_ＡＤＤ１２に転送され、Ｘ_ＡＤＤ９１０_０，Ｘ_ＡＤＤ１１１２_０が活性化する。活性化したＸ_ＡＤＤ９１０_０、Ｘ_ＡＤＤ１１１２_０を受けて、ブロックセレクタ４３から出力される信号ＢＬＫＳＥＬ_０＝“Ｌ”→“Ｈ”となる。これを受けて、ＴＷＬＯＦＦ制御回路３９がＴＷＬＯＦＦ＝“Ｈ”→“Ｌ”とし、ロウデコーダ３３Ａのプリチャージを解除する。これにより、先に活性化したＸ_ＡＤＤ２３、Ｘ_ＡＤＤ４５、Ｘ_ＡＤＤ６７８で選択されたロウデコーダにより決まるワード線ドライバ３４Ａが活性化される。
【００７１】
また、取り込まれたＡＲ_ＡＤＤは、リダンダンシ制御回路５０にも入力され、リダンダンシ情報との比較を行なう。すなわち、入力されたＡＲ_ＡＤＤと予め用意されたリダンダンシ情報（例えばフューズ切断等によって決められたアドレス情報）との比較を行なう。この結果、整合が取れなかった場合（不整合、以下リダンダンシ・ミスまたはミス）には、信号ｂＦＷＬＯＮは“Ｌ”レベルのパルスとなる。また、逆に整合が取れた場合（整合、以下リダンダンシ・ヒットまたはヒット）には、信号ｂＦＷＬＯＮは“Ｈ”レベルを保持する。
【００７２】
リダンダンシ・ミスの場合には、信号ｂＷＬＯＮの“Ｌ”レベルパルスを受けて、ＴＷＬＯＮ_０（ｂ／ｔ）＝“Ｌ”→“Ｈ”、Ｘ_ＡＤＤ０１_０によって決まるＷＬＤＶ_０＝“Ｌ”→“Ｈ”、ＷＬＲＳＴ_０＝“Ｈ”→“Ｌ”とし、先に活性化したワード線ドライバがＷＬＤＶ_０＝“Ｈ”、ＷＬＲＳＴ_０＝“Ｌ”を受けてワード線ＷＬ_０を“Ｌ”→“Ｈ”とし、メモリセルに書き込まれたデータをビット線ＢＬ_０上に転送する。
【００７３】
次に、センスアンプ３６_ｎ（ｔ／ｂ）の活性化について説明する。信号ＢＬＫＳＥＬ_０で選択されたセンスアンプ制御回路４１がｂＷＬＯＮ＝“Ｌ”を受けることによって、ＳＡＶＬＤ_０（ｂ／ｔ）＝“Ｌ”→“Ｈ”となる。周辺回路部に配置されたワード線遅延保証回路により、十分にＷＬ＝“Ｈ”となったのを見計らい、ＱＳＡＥ＝“Ｌ”→“Ｈ”となる。ＱＳＡＥ＝“Ｈ”を受けてＳＡＥラッチ回路５４はリドライバ５５を介してＳＡＥ＝“Ｌ”→“Ｈ”を出力する。いまはＴＭＳＡＬＴＣ＝“Ｈ”を保持しているので、テストモードから抜けない限りはＳＡＥ＝“Ｈ”は保持される。ＳＡＥ＝“Ｌ”→“Ｈ”を受け、Ｎ／ＰＳＥＴドライバ４０はＮＳＥＴ_０（ｂ／ｔ）＝“Ｌ”→“Ｈ”、ｂＰＳＥＴ_０（ｂ／ｔ）＝“Ｈ”→“Ｌ”とし、センスアンプ３６_ｎ（ｔ／ｂ）を活性化する。それによりセンスアンプ３６_ｎ（ｔ／ｂ）を介してビット線対ＢＬ／ｂＢＬのセンス動作が行なわれる。
【００７４】
その後、バンクプリチャージコマンド（Bank Precharge Command）ＰＲを受け付けると、ｂＲＳＴＲ＝“Ｈ”→“Ｌ”、ＱＳＡＥ＝“Ｈ”→“Ｌ”となる。通常のリード／ライト動作であれば、ｂＲＳＴＲ＝“Ｌ”を受けてｂＷＬＯＦＦ＝“Ｈ”→“Ｌ”となり、選択されていたＷＬ＝“Ｈ”→“Ｌ”となる。またＱＳＡＥ＝“Ｌ”を受けてＳＡＥ＝“Ｌ”→ＮＳＥＴ＝“Ｌ”／ｂＰＳＥＴ＝“Ｈ”となり、センスアンプ３６_ｎ（ｔ／ｂ）を非活性にしてビット線対ＢＬ／ｂＢＬをイコライズする。
【００７５】
但し、テストモードにエントリーしている場合は、ｂＷＬＯＦＦ＝“Ｈ”／ＳＡＥ＝“Ｈ”を保持しているので、ワード線ＷＬは選択されて活性化状態、センスアンプ３６_ｎ（ｔ／ｂ）も活性化状態で、ビット線対ＢＬ／ｂＢＬの電位をラッチしたままの状態でいる。また、ｂＲＰＲＥ＝“Ｈ”も保持されているので、選択された全てのＸ_ＡＤＤも活性化状態を保持する（Ｘ_ＡＤＤがリセットされない）。それ以外については通常動作のバンクプリチャージコマンドを受けた状態と同じ状態に移行する。
【００７６】
次に、次のワード線ＷＬを選択する動作に入る（ｃｙｃｌｅ＃２）。最初のサイクルと同様に、バンクアクティブコマンドＢＡを受け入れると、新たなロウアドレス（ＡＲ_ＡＤＤ）が取り込まれる。ｂＲＳＴＲ（内部ＲＡＳ）が“Ｌ”→“Ｈ”に遷移し、取り込まれたロウアドレスがＡＲ_ＡＤＤ９，ＡＲ_ＡＤＤ１０，ＡＲ_ＡＤＤ１１，ＡＲ_ＡＤＤ１２に転送され、Ｘ_ＡＤＤ９１０_１，Ｘ_ＡＤＤ１１１２_１が活性化する。この時、先程のサイクルで活性化したＸ_ＡＤＤ９１０_０，Ｘ_ＡＤＤ１１１２_０は活性化状態を保持している。後は最初のサイクルと同じような動作を行い、選択されたロウデコーダ３３Ａにより決まるワード線ドライバ３４Ａを活性化する。また、取り込まれたＡＲ_ＡＤＤは、リダンダンシ制御回路にも入力され、リダンダンシ情報と比較を行なう。
【００７７】
リダンダンシ・ミスの場合には、信号ｂＷＬＯＮの“Ｌ”レベルパルスを受けてＴＷＬＯＮ_１（ｂ／ｔ）＝“Ｌ”→“Ｈ”、Ｘ_ＡＤＤ０１_１によって決まるＷＬＤＶ_１＝“Ｌ”→“Ｈ”、ＷＬＲＳＴ_１＝“Ｈ”→“Ｌ”とし、先に活性化したワード線ドライバ３４ＡがＷＬＤＶ_１＝“Ｈ”、ＷＬＲＳＴ_１＝“Ｌ”を受けてワード線ＷＬ_１を“Ｌ”→“Ｈ”とし、メモリセルにストアされたデータをビット線ＢＬ_１上に転送する。
【００７８】
センスアンプ３６_ｎ（ｔ／ｂ）の活性化については、最初のサイクルと２番目以降のサイクルでは動作が異なる。信号ＢＬＫＳＥＬ_１で選択されたセンスアンプ制御回路４１がｂＷＬＯＮ＝“Ｌ”を受けることによって、ＳＡＶＬＤ_１（ｂ／ｔ）＝“Ｌ”→“Ｈ”となるところまでは、最初のサイクルと同じ動作である。今度はＳＡＥ＝“Ｈ”が保持さているので、Ｎ／ＰＳＥＴドライバ４０はＳＡＶＬＤ_１（ｂ／ｔ）＝“Ｈ”を受けて直ちにＮＳＥＴ_１（ｂ／ｔ）＝“Ｌ”→“Ｈ”、ｂＰＳＥＴ_１（ｂ／ｔ）＝“Ｈ”→“Ｌ”とする。このためワード線ＷＬ_１が活性化してメモリセルのデータが十分ビット線ＢＬ_１に転送される前にセンスアンプ３６_ｎ（ｔ／ｂ）が活性化し、不確かなデータでビット線のセンス動作が行なわれるので、このワード線ＷＬ_１にストアされていたメモリセルのデータは破壊されてしまう可能性があるため、動作は保証されていない。
【００７９】
その後、活性化した全てのワード線をプリチャージ状態に戻す。スタックドワード線テストモードから抜けるコマンドを受け入れると、ＴＭＳＡＬＴＣ＝“Ｈ”→“Ｌ”、ＴＭＷＬＬＴＣ＝“Ｈ”→“Ｌ”となる。それを受けてｂＷＬＯＦＦ＝“Ｈ”→“Ｌ”、ｂＲＰＲＥ＝“Ｈ”→“Ｌ”となり、テストモードで活性化した全てのワード線とビット線がプリチャージ状態に戻る。但し、ＷＬ＝“Ｈ”→“Ｌ”とビット線のイコライズ動作が同時に開始されるため、ワード線のレベルが落ちきる前（メモリセルのトランジスタがカットオフしきる前）にビット線がイコライズ動作を開始する。よって、メモリセルのデータは保証されない。
【００８０】
次に、リダンダンシ・ヒットした時を考える（図１２のタイミングチャート参照）。ここでは、２サイクル目でリダンダンシ・ヒットしたと仮定して説明する。テストモードにエントリー（ＴＭ ＥＮＴＲＹ）し、ｃｙｃｌｅ＃１のバンクアクティブ、バンクプリチャージまでは先のリダンダンシ・ミスの場合と同じである。
【００８１】
２サイクル目に、次のワード線を選択する動作に入る。最初のサイクルと同様にバンクアクティブコマンドＢＡを受け入れると、新たなロウアドレス（ＡＲ_ＡＤＤ）が取り込まれる。そして、１サイクル目と同様な動作でロウデコーダ３３Ａにより選択されたワード線ドライバ３４Ａを活性化する。また、取り込まれたＡＲ_ＡＤＤは、リダンダンシ制御回路にも入力されリダンダンシ情報との比較を行なう。リダンダンシ・ヒットの場合、信号ｂＷＬＯＮはリダンダンシ制御回路により“Ｈ”レベルの状態が維持されているため、ＴＷＬＯＮ_１（ｂ／ｔ）＝“Ｌ”のままであり、Ｘ_ＡＤＤ０１_１によって決まるＷＬＤＶ_１＝“Ｌ”、ＷＬＲＳＴ_１＝“Ｈ”のままである。よって、先に活性化したワード線ドライバ３４Ａは、ＷＬＤＶ_１＝“Ｌ”、ＷＬＲＳＴ_１＝“Ｈ”を受けてワード線ＷＬ_１＝“Ｌ”であり、非活性状態を維持する。
【００８２】
センスアンプ３６_ｎ（ｔ／ｂ）の活性化についても、ミスとヒットでは動作が異なる。リダンダンシ・ヒット時は、信号ｂＷＬＯＮ＝“Ｈ”であるので、信号ＢＬＫＳＥＬ_１で選択されたセンスアンプ制御回路４１もＳＡＶＬＤ_１（ｂ／ｔ）＝“Ｌ”を出力し続ける。よって、ＴＭＳＡＬＴＣ＝“Ｈ”のためＳＡＥ＝“Ｈ”が保持されているが、Ｎ／ＰＳＥＴドライバはＳＡＶＬＤ_１（ｂ／ｔ）＝“Ｌ”を受けＮＳＥＴ_１（ｂ／ｔ）＝“Ｌ”、ｂＰＳＥＴ_１（ｂ／ｔ）＝“Ｈ”となり、センスアンプ３６_ｎ（ｔ／ｂ）は活性化されない。これは、通常のリダンダンシ・ヒット時の動作と同じである。つまり、所望の動作をしていることになる。
【００８３】
３サイクル目（ｃｙｃｌｅ＃３）には、次のワード線を選択する動作に入る。１，２サイクル目と同様にバンクアクティブコマンドＢＡを受け入れると、新たなロウアドレス（ＡＲ_ＡＤＤ）が取り込まれ、１、２サイクル目と同様な動作で新たに選択されたロウデコーダにより決まるワード線ドライバ３４Ａを活性化する。また、取り込まれたＡＲ_ＡＤＤはリダンダンシ制御回路にも入力されリダンダンシ情報と比較を行なう。
【００８４】
次に、リダンダンシ・ミスの場合を考える。１サイクル目と同様に信号ｂＷＬＯＮの“Ｌ”レベルパルスを受けてＴＷＬＯＮ_２（ｂ／ｔ）＝“Ｌ”→“Ｈ”、Ｘ_ＡＤＤ０１_２によって決まるＷＬＤＶ_２＝“Ｌ”→“Ｈ”、ＷＬＲＳＴ_２＝“Ｈ”→“Ｌ”とし、先に活性化したワード線ドライバがＷＬＤＶ_２＝“Ｈ”、ＷＬＲＳＴ_２＝“Ｌ”を受けてワード線ＷＬ_２を“Ｌ”→“Ｈ”とし、メモリセルに書き込まれたデータをビット線上に転送する。このサイクルで選択したワード線は活性化される。
【００８５】
ここで、２サイクル目でリダンダンシ・ヒットしたワード線に着目する。２サイクル目でヒットしたアレイ制御回路、及びロウデコーダの状態が３サイクル目（ミス）の状態であっても、一度アクセスしたＸ_ＡＤＤはすべて保持した状態にある。つまり３サイクル目においても２サイクル目でアクセスしたＸ_ＡＤＤ９１０_１，Ｘ_ＡＤＤ１１１２_１は全て活性化状態を保持している。また、ブロックセレクタ４３内ではＢＬＫＳＥＬ_１を保持している。更に、ｂＷＬＯＦＦ＝“Ｈ”であるから、ＴＷＬＯＦＦ_１＝“Ｈ”を保持し、ロウデコーダ３３Ａにより選択されたワード線ドライバ３４Ａを活性化した状態にある。ここで、３サイクル目のｂＷＬＯＮ＝“Ｌ”パルスが出力されると、信号ｂＷＬＯＮはメモリセルアレイ（セルアレイユニット）内におけるグローバル信号であるため、２サイクル目に選択したアレイ制御回路中のＴＷＬＯＮ_１（ｂ／ｔ）＝“Ｈ”パルスを出力する。これを受けて２サイクル目では非活性状態であった信号ＷＬＤＶ_１が活性化し、本来ヒットして選択されるべきではないワード線が選択される可能性がある。
【００８６】
つまり、本第２の実施の形態に係る半導体記憶装置は、リダンダンシ・ヒットしたサイクルではワード線／センスアンプが非活性という所望の動作をするが、次サイクル以降はそのサイクルで選択されたワード線とセンスアンプを活性化すると共に、先にヒットし非活性であったワード線とセンスアンプが活性化する恐れがあり、この条件では動作保証はされない。
【００８７】
［第３の実施の形態］
上述した第２の実施の形態に係る半導体記憶装置では、時間をずらして複数のワード線を一緒に選択することのできるテストモード（スタックドワード線テストモード）では、リダンダンシ救済情報の保持、及び２本目以降に活性化したワード線に対するメモリセルの読み出し（ビット線センス）の動作が完全に保証されていない。このためリダンダンシ救済後（フューズブロウ後）の製品においてスタックドワード線テストモードを適用することは不可能であり、リダンダンシ救済前か救済が不要の良品しかテストできなかった。
【００８８】
そこで、本第３の実施の形態では、２サイクル目以降に活性化したワード線に対するメモリセルの読み出し動作（ビット線センス）、及び同リダンダンシ情報の保持を保証できるようにし、リダンダンシ救済後の製品においてもメモリセルのデータ保証を可能にしたものである。但し、１つのメモリブロックに対して活性化できるワード線の本数は最大１本までである。
【００８９】
図１３乃至図２７はそれぞれ、本発明の第３の実施の形態に係る半導体記憶装置について説明するためのものである。図１３は複数のメモリセルで構成されるバンクの一部を示しており、基本的には図５に示した第２の実施の形態と同様な構成になっている。
【００９０】
すなわち、１つのメモリセルアレイ（またはセルアレイユニット）３０が３２個のメモリブロック（３２メモリブロック／ユニット）で構成され、アクティブメモリブロック３１ＡＢとスリープメモリブロック３１ＳＢが交互に配置されている。そして、これらのメモリブロックに隣接して、ロウデコーダ部３３、ワード線（ＷＬ）ドライバ部３４、及びアレイ制御回路３５Ｔ，３５Ｂ等が配置されている。各メモリブロック（Array No.０〜３１）は、８Ｋロウで２分され、図示するようにアドレスＡＲ_ＡＤＤ９〜ＡＲ_ＡＤＤ１２により選択される。
【００９１】
更に詳しくは、上記アクティブメモリブロック３１ＡＢの両側にはアクティブセンスアンプ３６ＡＳが配置され、上記スリープメモリブロック３１ＳＢに隣接してスリープセンスアンプ３６ＳＳが配置される。また、上記各メモリブロックに隣接してロウデコーダ部３３及びワード線ドライバ部３４が、上記アクティブセンスアンプ３６に隣接して第１のアレイ制御回路（top）３５Ｔと第２のアレイ制御回路（bottom）３５Ｂがそれぞれ配置される。
【００９２】
なお、図示しないが、上記メモリセルアレイ（またはセルアレイユニット）３０中にはカラムデコーダ、リダンダンシ制御回路、リドライバ、Ｘプレデコーダ、及びバンク制御回路等も含まれている。
【００９３】
図１４は、上記メモリセルアレイ（またはセルアレイユニット）３０中のメモリブロック３１_ｎ、センスアンプ３６_ｎ（ｔ），３６_ｎ（ｂ）、ロウデコーダ部３３、ワード線ドライバ部３４及びアレイ制御回路３５Ｔ（３５_ｎ（ｔ）），３５Ｂ（３５_ｎ（ｂ））を抽出して、その具体的な構成例を示す回路図である。メモリブロック３１_ｎとセンスアンプ３６_ｎ（ｔ），３６_ｎ（ｂ）は、複数のビット線対ＢＬ／ｂＢＬによって互いに結合されている。上記各メモリブロック３１_ｎに接続されたワード線ＷＬ_ｎは、ワード線ドライバ３４Ａによって駆動される。このワード線ドライバ３４Ａには、ロウデコーダ３３Ａから出力されるデコード信号と、ＷＬＤＶドライバ３８から出力されるワード線の駆動とリセットを制御する信号ＷＬＤＶ_ｎ／ＷＬＲＳＴ_ｎがそれぞれ供給される。上記ロウデコーダ３３Ａには、上記周辺回路及びリドライバ３７から出力されるアドレス信号ＸＡｄｄと、ＴＲＤＥラッチ回路４４のラッチ出力ＴＲＤＥ_ｎがそれぞれ供給される。このＴＲＤＥラッチ回路４４には、上記周辺回路及びリドライバ３７から出力される信号ＴＳＴＣＷＬ，ＷＬＥ、対応するアレイ制御回路中のブロックセレクタ４３から出力される信号ＸＢＬＫＰ_ｎと次段のアレイ制御回路中のブロックセレクタから供給される信号ＸＢＬＫＰ_ｎ＋１がそれぞれ供給される。
【００９４】
また、上記センスアンプ３６_ｎ（ｔ），３６_ｎ（ｂ）にはそれぞれ、第１及び第２のアレイ制御回路３５_ｎ（ｔ），３５_ｎ（ｂ）が接続されている。これらアレイ制御回路３５_ｎ（ｔ），３５_ｎ（ｂ）はそれぞれ、上記ＷＬＤＶドライバ３８、Ｎ／ＰＳＥＴドライバ４０、センスアンプ（ＳＡ）ラッチ回路４５、センスアンプ（ＳＡ）制御回路４１、ＴＷＬＯＮラッチ回路４６、ＨＩＴ制御回路４７、ラッチ回路（ＢＬＫＳＥＬラッチ回路）４８、及びブロックセレクタ４３等を含んで構成されている。Ｎ／ＰＳＥＴドライバ４０から出力される信号Ｎ／ＰＳＥＴによってセンスアンプ３６_ｎ（ｔ／ｂ）の活性化と非活性化が制御される。このＮ／ＰＳＥＴドライバ４０には、ＳＡラッチ回路４５のラッチ出力が供給される。このＳＡラッチ回路４５には、上記ＳＡ制御回路４１の出力信号ＳＡＶＬＤ_ｎと、上記周辺回路及びリドライバ３７から出力される信号ｂＳＡＯＮ，ｂＳＡＯＦＦがそれぞれ供給される。
【００９５】
また、上記ＷＬＤＶドライバ３８には、上記ＴＷＬＯＮラッチ回路４６から出力される信号ＴＷＬＯＮ_ｎと、上記周辺回路及びリドライバ３７から出力される信号ＸＡｄｄがそれぞれ供給される。上記ＳＡ制御回路４１には、対応するアレイ制御回路中のラッチ回路４８から出力される信号ＢＬＫＳＥＬ_ｎと、次段のアレイ制御回路中のラッチ回路４８から出力される信号ＢＬＫＳＥＬ_ｎ＋１とがそれぞれ供給される。更に、上記ＴＷＬＯＮラッチ回路４６には、上記周辺回路及びリドライバ３７から出力される信号ＴＳＴＣＷＬ，ＷＬＥがそれぞれ供給される。
【００９６】
上記ＨＩＴ制御回路４７には、上記周辺回路及びリドライバ３７から出力される信号ＨＩＴ／ＤＷＡ、対応するアレイ制御回路中のブロックセレクタ４３から出力される信号ＸＢＬＫＰ_ｎ、及び次段のアレイ制御回路中のブロックセレクタ４３から出力される信号ＸＢＬＫＰ_ｎ＋１がそれぞれ供給される。更に、上記ラッチ回路４８には、上記周辺回路及びリドライバ３７から出力される信号ｂＳＡＯＦＦと上記ブロックセレクタ４３の出力信号ＸＢＬＫＰ_ｎが供給される。そして、上記ブロックセレクタ４３には、上記周辺回路及びリドライバ３７から出力される信号ＸＡｄｄが供給されるようになっている。
【００９７】
すなわち、本第３の実施の形態に係る半導体記憶装置は、スタックドワード線テストモード時に、ＢＬＫＳＥＬ＝“Ｈ”の状態を保持したままにするためのＢＬＫＳＥＬラッチ回路４８、ＮＳＥＴ＝“Ｈ”／ｂＰＳＥＴ＝“Ｌ”の状態を保持するためのＳＡラッチ回路４５、ＴＷＬＯＮ＝“Ｌ”／“Ｈ”を制御する機能と、スタックドワード線テストモード時に“Ｈ”レベル状態を保持するための機能を併せ持つＴＷＬＯＮラッチ回路４６、及びＴＲＤＥ＝“Ｌ”／“Ｈ”を制御する機能と、ＴＲＤＥ＝“Ｈ”レベルの状態を保持するための機能を併せ持つＴＲＤＥラッチ回路を各アレイ制御回路内に１つずつ設けたものである。
【００９８】
図１５は、上記図１４に示した回路における周辺回路及びリドライバ３７中のＸプレデコーダ、リダンダンシ制御回路、及びリドライバを抽出して、その構成例を示す回路図である。この回路は、リダンダンシ制御回路８０、リドライバ８１、リダンダンシ制御回路８２、ＷＬＯＮ／ＯＦＦ制御回路８３、リドライバ８４、ＳＡＯＮ／ＯＦＦ制御回路（パルスジェネレータ）８５、リドライバ８６、ｂＲＰＲＥ制御回路８７、Ｘプレデコーダ８８、Ｘプレデコーダ８９、及びＳＴＣＲＳＴ制御回路９０等を含んで構成されている。
【００９９】
信号ＡＲ_ＡＤＤは、リダンダンシ制御回路８０に供給され、このリダンダンシ制御回路８０から出力される信号ｂＦＨＩＴと信号ｂＦＤＷＡがリドライバ８１に供給される。そして、このリドライバ８１から信号ＨＩＴと信号ＤＷＡが出力されるようになっている。
【０１００】
信号ＲＡＤＬＴＣと、上記リダンダンシ制御回路８２から出力される信号ｂＦＷＬＯＮは、ＷＬＯＮ／ＯＦＦ制御回路８３に供給される。このＷＬＯＮ／ＯＦＦ制御回路８３から出力される信号ＦＷＬＥはリドライバ８４に供給され、このリドライバから信号ＷＬＥが出力される。
【０１０１】
この信号ＷＬＥは、前記第２の実施の形態における信号ｂＷＬＯＮと信号ｂＷＬＯＦＦを１つにまとめたワード線選択信号である。前記第２の実施の形態における信号ｂＷＬＯＮの立ち下がりと本第３の実施の形態におけるワード線状態信号ＷＬＥの立ち上がり、前記第２の実施の形態における信号ｂＷＬＯＦＦの立ち下がりと本第３の実施の形態におけるワード線状態信号ＷＬＥ立ち下がりがそれぞれタイミング的に等価である。
【０１０２】
更に、信号ｂＳＴＣＲＳＴと信号ＱＳＥは、ＳＡＯＮ／ＯＦＦ制御回路８５に供給され、このＳＡＯＮ／ＯＦＦ制御回路８５から出力される信号ｂＦＳＡＯＮと信号ｂＦＳＡＯＦＦがリドライバ８６に供給される。そして、このリドライバ８６から信号ｂＳＡＯＮと信号ｂＳＡＯＦＦが出力される。
【０１０３】
上記信号ｂＳＡＯＮと信号ｂＳＡＯＦＦは、前記第２の実施の形態における信号ＳＡＥを２つの信号に分けたものである。前記第２の実施の形態における信号ＳＡＥの立ち上がりと本第３の実施の形態における信号ｂＳＡＯＮの“Ｌ”パルスの立ち下がりとはタイミング的に等価である。但し、スタックドワード線テストモードでも、信号ｂＳＡＯＮの“Ｌ”状態は保持されず、毎サイクル“Ｌ”パルスを発生する。信号ｂＳＡＯＦＦに関しては、前記第２の実施の形態とは下記の点で異なっている。すなわち、通常のリード／ライト動作時には、信号ＳＡＥの立ち下がりと、前記第２の実施の形態における信号ｂＳＡＯＦＦの“Ｌ”パルスの立ち下がりとはタイミング的に等価であるが、スタックドワード線テストモードでは、ｂＳＴＣＲＳＴ＝“Ｈ”→“Ｌ”を受けて信号ｂＳＡＯＦＦが“Ｌ”パルスを出力する。
【０１０４】
また、上記信号ＱＳＡＥと信号ＲＡＤＬＴＣは、ｂＲＰＲＥ制御回路８７に供給され、このｂＲＰＲＥ制御回路８７から出力される信号ｂＲＰＲＥと信号ＡＲ_ＡＤＤがＸプレデコーダ８８に供給される。そして、このＸプレデコーダ８８からブロックを選択するための信号ＸＡｄｄ_ｂａｎｋが出力される。また、上記信号ＡＲ_ＡＤＤは、Ｘプレデコーダ８９に供給され、このＸプレデコーダ８９から信号ＸＡｄｄが出力される。
【０１０５】
更に、信号ＴＭＳＴＣＷＬと信号ｂＲＳＴＲは、ＳＴＣＲＳＴ制御回路９０に供給され、このＳＴＣＲＳＴ制御回路９０から信号ｂＳＴＣＲＳＴが出力される。この信号ｂＳＴＣＲＳＴは、スタックドワード線テストモード時の信号ｂＳＡＯＦＦを遅らせるためのものである。
【０１０６】
本第３の実施の形態に係る半導体記憶装置は、前述した第２の実施の形態と異なり、アドレスにより２種類のＸプレデコーダを用いている。Ｘプレデコーダ８９は、信号Ｘ_ＡＤＤが信号ｂＲＰＲＥでリセットされない方式であり、ＷＬＤＶ／ＷＬＲＳＴ、ロウデコーダの選択で使用するアドレスに用いられるものである。一方、Ｘプレデコーダ８８は、第２の実施の形態と同じく、信号Ｘ_ＡＤＤが信号ｂＲＰＲＥでリセットされる方式であり、アレイ制御回路の選択で使用するアドレスに用いられるものである。上記信号Ｘ_ＡＤＤはＷＬＤＶドライバ３８とロウデコーダ３３Ａに入力される。また、信号Ｘ_ＡＤＤ_ｂａｎｋはブロックセレクタ４３に入力される。
【０１０７】
８Ｋロウの場合で説明すると、Ｘ_ＡＤＤ０１（ＡＲ_ＡＤＤ０，ＡＲ_ＡＤＤ１）はＷＬＤＶドライバ３８、Ｘ_ＡＤＤ２３、Ｘ_ＡＤＤ４５、Ｘ_ＡＤＤ６７８（ＡＲ_ＡＤＤ２〜ＡＲ_ＡＤＤ８）はロウデコーダ３３Ａ、Ｘ_ＡＤＤ９１０、Ｘ_ＡＤＤ１１１２（ＡＲ_ＡＤＤ９〜ＡＲ_ＡＤＤ１２）はブロックセレクタ４３に入力される。これらのロウアドレス信号Ｘ_ＡＤＤを用いて８Ｋのワード線を選択する。
【０１０８】
図１６は、上記図１５に示した回路におけるＷＬＯＮ／ＯＦＦ制御回路８３の具体的な構成例を示す回路図である。このＷＬＯＮ／ＯＦＦ制御回路８３は、インバータ９１，９２とナンドゲート９３により構成されている。信号ｂＦＷＬＯＮは、上記インバータ９１を経由してナンドゲート９３の一方の入力端に供給され、このナンドゲート９３の他方の入力端には信号ＲＡＤＬＴＣが供給される。このナンドゲート９３の出力信号はインバータ９２の入力端に供給され、このインバータの出力端から信号ＦＷＬＥが出力される。
【０１０９】
図１７は、上記図１５に示した回路におけるＳＡＯＮ／ＯＦＦ制御回路８５の具体的な構成例を示す回路図である。ＳＡＯＮ／ＯＦＦ制御回路８５は、ノアゲート９４、ナンドゲート９５，９６、インバータ９７〜１０２及び遅延回路１０３，１０４を含んで構成されている。信号ＱＳＡＥは、上記ナンドゲート９５の一方の入力端に供給されるとともに、インバータ９７と遅延回路１０３を経由して、このナンドゲート９５の他方の入力端に供給される。上記ナンドゲート９５の出力信号は、インバータ９９，１００を経由して信号ｂＦＳＡＯＮとして出力される。また、上記信号ＱＳＡＥと信号ｂＳＴＣＲＳＴはノアゲート９４に供給される。このノアゲート９４の出力信号は、ナンドゲート９６の一方の入力端に供給されるとともに、インバータ９８と遅延回路１０４を経由してこのナンドゲート９６の他方の入力端に供給される。そして、このナンドゲート９６の出力信号は、インバータ１０１，１０２を経由して信号ｂＦＳＡＯＦＦとして出力される。
【０１１０】
図１８は、上記図１５に示した回路におけるＳＴＣＲＳＴ制御回路９０の具体的な構成を示す回路図である。このＳＴＣＲＳＴ制御回路９０は、インバータ１０５，１０９、遅延回路１０６、及びナンドゲート１０７，１０８から構成されている。信号ｂＲＳＴＲは、上記インバータ１０５の入力端に供給される。このインバータ１０５の出力信号はナンドゲート１０７の一方の入力端に供給されるとともに、遅延回路１０６を経由してこのナンドゲート１０７の他方の入力端に供給される。上記ナンドゲート１０７の出力信号はナンドゲート１０８の一方の入力端に供給され、このナンドゲート１０８の他方の入力端には信号ＴＭＳＴＣＷＬが供給される。ナンドゲート１０８の出力信号はインバータ１０９に供給され、このインバータ１０９から信号ｂＳＴＣＲＳＴが出力される。
【０１１１】
図１９乃至図２４はそれぞれ、上記図１４に示した制御回路とアドレス及びリダンダンシ情報を保持するラッチ回路について説明するための回路図である。次に、これら制御回路とラッチ回路の具体的な構成例について説明する。
【０１１２】
図１９は、ＢＬＫＳＥＬラッチ回路４８の具体的な構成例を示す回路図である。このラッチ回路４８は、ナンドゲート１１０，１１１とインバータ１１２，１１３によって構成されている。信号ｂＳＡＯＦＦは、ナンドゲート１１０の一方の入力端に供給され、他方の入力端にはナンドゲート１１１の出力信号が供給される。このナンドゲート１１０の出力信号は、インバータ１１３の入力端に供給されるとともに、ナンドゲート１１１の一方の入力端に供給される。信号ＸＢＬＫＰ_ｎは、インバータ１１２を経由して上記ナンドゲート１１１の他方の入力端に供給される。そして、上記インバータ１１３の出力端から信号ＢＬＫＳＥＬ_ｎが出力される。
【０１１３】
図２０は、ＴＷＬＯＮラッチ回路４６の具体的な構成例を示す回路図である。このラッチ回路４６は、Ｐチャネル型ＭＯＳトランジスタＱ８〜Ｑ１１、Ｎチャネル型ＭＯＳトランジスタＱ１２〜Ｑ１５及びインバータ１１４，１１５によって構成されている。上記ＭＯＳトランジスタＱ８，Ｑ９，Ｑ１２，Ｑ１３，Ｑ１４の電流通路は、電源Ｖｃｃと接地点Ｖｓｓ間に直列接続される。電源Ｖｃｃと上記ＭＯＳトランジスタＱ９とＱ１２の電流通路の接続点との間には、ＭＯＳトランジスタＱ１０，Ｑ１１の電流通路が直列接続される。また、上記ＭＯＳトランジスタＱ１３とＱ１４の電流通路の接続点と接地点Ｖｓｓとの間には、ＭＯＳトランジスタＱ１５の電流通路が接続される。上記ＭＯＳトランジスタＱ８のゲートには信号ＴＳＴＣＷＬが供給され、上記ＭＯＳトランジスタＱ９，Ｑ１２のゲートには信号ＷＬＥが供給される。また、上記ＭＯＳトランジスタＱ１０のゲートには信号ｂＴＨＩＴ_ｎが、上記ＭＯＳトランジスタＱ１１のゲートには信号ＴＳＴＣＷＬがそれぞれ供給される。更に、上記ＭＯＳトランジスタＱ１３のゲートには信号ｂＴＨＩＴ_ｎが、上記ＭＯＳトランジスタＱ１４のゲートには信号ＸＢＬＫＰ_ｎが、上記ＭＯＳトランジスタＱ１５のゲートには信号ＸＢＬＫＰ_ｎ＋１がそれぞれ供給される。上記ＭＯＳトランジスタＱ９，Ｑ１１，Ｑ１２の電流通路の接続点には、インバータ１１４の入力端が供給される。このインバータ１１４の出力端にはインバータ１１５の入力端が接続され、上記インバータ１１５の出力端は上記インバータ１１４の入力端に接続されている。そして、上記インバータ１１４の出力端から信号ＴＷＬＯＮ_ｎが出力されるようになっている。
【０１１４】
図２１は、上記ＳＡ制御回路４１の具体的な構成例を示す回路図である。この制御回路４１は、ノアゲート２００、インバータ２０１〜２０３、Ｐチャネル型ＭＯＳトランジスタＱ７０、及びＮチャネル型ＭＯＳトランジスタＱ７１，Ｑ７２から構成されている。上記ＭＯＳトランジスタＱ７０〜Ｑ７２の電流通路は、電源Ｖｃｃと接地点Ｖｓｓ間に直列接続されている。信号ＢＬＫＳＥＬｔ，ＢＬＫＳＥＬｂはノアゲート２００に供給され、このノアゲート２００の出力信号がインバータ２０１を経由して上記ＭＯＳトランジスタＱ７０，Ｑ７１のゲートに供給される。また、上記ＭＯＳトランジスタＱ７２のゲートには、信号ＴＷＬＯＮが供給される。インバータ２０２の入力端は、上記ＭＯＳトランジスタＱ７０，Ｑ７１の電流通路の接続点に接続される。このインバータ２０２の出力端にはインバータ２０３の入力端が、入力端には上記インバータ２０３の出力端が接続される。そして、上記インバータ２０２の出力端から信号ＳＡＶＬＤ_ｎが出力されるようになっている。
【０１１５】
図２２は、ＳＡラッチ回路４５の具体的な構成例を示す回路図である。このラッチ回路４５は、ナンドゲート１１６，１１７によって構成されている。ナンドゲート１１６の第１及び第２の入力端にはそれぞれ信号ＳＡＶＬＤ_ｎと信号ｂＳＡＯＦＦが供給され、第３の入力端にはナンドゲート１１７の出力信号が供給される。このナンドゲート１１６の出力信号はナンドゲート１１７の一方の入力端に供給され、上記ナンドゲート１１７の他方の入力端には信号ｂＳＡＯＮが供給される。そして、ナンドゲート１１６の出力端からセンスアンプ活性化信号ｂＳＡＥ_ｎが出力される。
【０１１６】
図２３は、ＴＲＤＥラッチ回路４４の具体的な構成例を示す回路図である。このラッチ回路４４は、ノアゲート１１８，１１９、インバータ１２０〜１２２、“Ｖｃｃ”レベルを“Ｖｐｐ”レベルに変換するレベルシフタ１２３、Ｐチャネル型ＭＯＳトランジスタＱ１６〜Ｑ１８及びＮチャネル型ＭＯＳトランジスタＱ１９〜Ｑ２１により構成されている。上記ＭＯＳトランジスタＱ１６〜Ｑ２０の電流通路は、電源Ｖｃｃと接地点Ｖｓｓ間に直列接続される。上記ＭＯＳトランジスタＱ１８，Ｑ１９の電流通路の接続点と接地点Ｖｓｓ間には、ＭＯＳトランジスタＱ２１の電流通路が接続されている。
【０１１７】
信号ＴＳＴＣＷＬは、上記ＭＯＳトランジスタＱ１６のゲート及びノアゲート１１９の一方の入力端に供給される。信号ＸＢＬＫＰ_ｎと信号ＸＢＬＫＰ_ｎ＋１はノアゲート１１８に供給され、このノアゲート１１８の出力信号が上記ノアゲート１１９の他方の入力端、及びインバータ１２０を経由してＭＯＳトランジスタＱ２０のゲートに供給される。上記ノアゲート１１９の出力信号は、ＭＯＳトランジスタＱ１７，Ｑ２１のゲートに供給される。
【０１１８】
上記ＭＯＳトランジスタＱ１８，Ｑ１９，Ｑ２１の電流通路の接続点にはインバータ１２１の入力端が接続され、このインバータ１２１の出力端にはインバータ１２２の入力端とレベルシフタ１２３の入力端が接続される。上記インバータ１２２の出力端は、上記インバータ１２１の入力端に接続される。そして、上記レベルシフタ１２３の出力端から信号ＴＲＤＥ_ｎを出力する。
【０１１９】
図２４は、ＨＩＴ制御回路４７の具体的な構成例を示す回路図である。この制御回路４７は、ナンドゲート１２４、インバータ１２５、Ｐチャネル型ＭＯＳトランジスタＱ２２，Ｑ２３及びＮチャネル型ＭＯＳトランジスタＱ２４〜Ｑ２７を含んで構成されている。上記ＭＯＳトランジスタＱ２２〜Ｑ２５の電流通路は、電源Ｖｃｃと接地点Ｖｓｓ間に直列接続される。上記ＭＯＳトランジスタＱ２３，Ｑ２４の電流通路の接続点と接地点Ｖｓｓ間には、ＭＯＳトランジスタＱ２６，Ｑ２７の電流通路が直列接続されている。
【０１２０】
信号ＨＩＴと信号ｘＤＷＡ＜０：２＞（ここで“ｘ”はＤＷＡ＜０：２＞またはｂＤＷＡ＜０：２＞を表す）は、上記ナンドゲート１２４の入力端に供給される。このナンドゲート１２４の出力信号は、インバータ１２５に供給される。上記インバータ１２５から出力される信号ＤＷＡＡ_ｎは、ＭＯＳトランジスタＱ２３，Ｑ２５のゲートに供給される。上記ＭＯＳトランジスタＱ２２，Ｑ２７のゲートには、信号ＤＷＡＡ_ｎ＋１が供給される。また、上記ＭＯＳトランジスタＱ２４のゲートには信号ＸＢＬＫＰ_ｎが、上記ＭＯＳトランジスタＱ２６のゲートには信号ＸＢＬＫＰ_ｎ＋１がそれぞれ供給される。そして、上記ＭＯＳトランジスタＱ２３，Ｑ２４，Ｑ２６の電流通路の接続点から信号ｂＴＨＩＴ_ｎを出力するようになっている。
【０１２１】
次に、本第３の実施の形態に係る半導体記憶装置におけるスタックドワード線テストモードの動作について、図２５のタイミングチャートにより説明する。スタックドワード線テストモードにエントリー（ＴＭ ＥＮＴＲＹ）すると、ＴＭＳＴＣＷＬ＝“Ｌ”→“Ｈ”となる。テストモードから抜けない限りこの状態を保持する。アレイ制御回路３５内の活性／非活性を示す信号として、スタックドワード線テストモード時にＸ_ＡＤＤにより活性化状態となるが、自己的に保持状態を解除して次のＸ_ＡＤＤにより再度活性化状態となるアレイ制御回路状態信号ＸＢＬＫＰと、一度ＸＢＬＫＰを受け付けるとテストモードを抜けるまで状態を保持するアレイ制御回路状態信号ＢＬＫＳＥＬとの２つを持つ。
【０１２２】
まず、最初のワード線を選択する（ｃｙｃｌｅ＃１）。３２メモリブロック／メモリセルアレイであるので、メモリブロック１つに対して活性化できるワード線の本数は１本であるという制限により、選択することのできるワード線の本数は最大１６本／メモリセルアレイ（セルアレイユニット）である。メモリブロック内のワード線を１本のみ選択するため、アレイ内をデコードするロウアドレス（ＡＲ_ＡＤＤ０〜ＡＲ_ＡＤＤ８）は固定する。また、シェアードセンスアンプ方式を前提として隣のメモリブロックを活性化させずに１６メモリブロックを選択するため、メモリブロックを選択するロウアドレスＡＲ_ＡＤＤ１０，ＡＲ_ＡＤＤ１１，ＡＲ_ＡＤＤ１２を加算して取り込んで行く（ＡＲ_ＡＤＤ９は固定）。
【０１２３】
バンクアクティブコマンドＢＡを受け付けると、ｂＲＳＴＲ（内部ＲＡＳ）／ＲＡＤＬＴＣ（ロウアドレスラッチ）が“Ｌ”→“Ｈ”に遷移する。これを受けて、アレイ制御回路のラッチ回路活性化信号ＴＳＴＣＷＬを“Ｌ”→“Ｈ”とする。バンクアクティブで取り込まれたロウアドレスがＡＲ_ＡＤＤに転送され、Ｘ_ＡＤＤが活性化する。ブロックセレクタ４３は、活性化したＸ_ＡＤＤ９１０_０、Ｘ_ＡＤＤ１１１２_０＝“Ｌ”→“Ｈ”を受けてＸＢＬＫＰ_０＝“Ｌ”→“Ｈ”となる。また、この状態を図１４に示した回路におけるＢＬＫＳＥＬラッチ回路４８に保持する。このラッチ回路４８に保持された情報は、以降Ｘ_ＡＤＤ９１０_＊、Ｘ_ＡＤＤ１１１２_＊の遷移では状態解除（リセット）されない。保持状態の解除にはｂＳＡＯＦＦ＝“Ｌ”が必要である。これによりアレイ制御回路の活性化状態が保持されたことになる。
【０１２４】
第２の実施の形態では、グローバルに使用するＸ_ＡＤＤを保持することでアレイ制御回路の活性化状態を保持していたが、本第３の実施の形態ではアレイ制御回路内にリセット信号が来ないと状態保持が解除されないラッチ回路４８を設けたことにより、ローカルな状態保持を実現している。
【０１２５】
ＸＢＬＫＰ＝“Ｈ”とＷＬＥ＝“Ｈ”を受けて、図１４に示したＴＲＤＥラッチ回路４４のＴＲＤＥ_０＝“Ｌ”→“Ｈ”とし、ロウデコーダ３３Ａのプリチャージを解除する。これにより、先に活性化したＸ_ＡＤＤ２３、Ｘ_ＡＤＤ４５、Ｘ_ＡＤＤ６７８で選択されたロウデコーダにより決まるワード線（ＷＬ）ドライバが活性化する。また、取り込まれたＡＲ_ＡＤＤは、リダンダンシ制御回路にも入力され、リダンダンシ情報との比較を行なう。すなわち、入力されたＡＲ_ＡＤＤと予め用意されたリダンダンシ情報（例えばフューズ切断等によって決められたアドレス情報）との比較を行なう。その結果、整合が取れなかった場合（不整合、以下リダンダンシ・ミスまたはミス）には、信号ＨＩＴは“Ｌ”レベルを保持する。また逆に整合がとれた場合（整合、以下リダンダンシ・ヒットまたはヒット）には、信号ＨＩＴは“Ｌ”→“Ｈ”となる。そして、ｘＤＷＡ_＊（ＤＷＡ_０，ＤＷＡ_１，ＤＷＡ_２，…，ｂＤＷＡ_０，ｂＤＷＡ_１，ｂＤＷＡ_２，…）によってデコードされたアレイ制御回路内のワード線が活性化できないようにする。
【０１２６】
ＲＡＤＬＴＣ＝“Ｌ”→“Ｈ”をトリガとしてある遅延を持ち、リダンダンシ制御回路でのアドレス比較が終わった後、ＷＬＥ＝“Ｌ”→“Ｈ”となる。この遅延時間はＨＩＴ＝“Ｌ”→“Ｈ”よりも後にＷＬＥ＝“Ｌ”→“Ｈ”となるように設定する。
【０１２７】
リダンダンシ・ミスの場合、ＨＩＴの“Ｌ”レベル保持のために、ｂＴＨＩＴ_０（ｔ／ｂ）＝“Ｈ”を保持している。ＷＬＥ＝“Ｌ”→“Ｈ”となると、ＴＷＬＯＮラッチ回路はこれを受けてＴＷＬＯＮ_０（ｔ／ｂ）＝“Ｌ”→“Ｈ”となる。いまＴＳＴＣＷＬ＝“Ｈ”であるから、この状態をＴＷＬＯＮラッチ回路４６に保持する。このＴＷＬＯＮラッチ回路（ｔ／ｂ）に保持された、アドレスによって選択され、且つミスしたという情報は、以降ＷＬＥ／ｂＴＨＩＴ_０／ＸＢＬＫＰ_０の遷移では状態解除（リセット）されない。保持状態の解除には、ＴＳＴＣＷＬ＝“Ｌ”が必要である。Ｘ_ＡＤＤ０１_０によって決まるＷＬＤＶ_０＝“Ｌ”→“Ｈ”、ＷＬＲＳＴ_０＝“Ｈ”→“Ｌ”となり、先に活性化したワード線ドライバがＷＬＤＶ_０＝“Ｈ”、ＷＬＲＳＴ_０＝“Ｌ”を受けてワード線ＷＬ_０を“Ｌ”→“Ｈ”とし、メモリセルに書き込まれたデータをビット線上に転送する。これによりワード線ＷＬ_０の活性化状態が保持される。
【０１２８】
ここで、ＸＢＬＫＰ_ｎ，ＸＢＬＫＰ_ｎ＋１がそのサイクルの入力アドレスによって選択された場合に活性化されるアドレス情報であり、ｂＴＨＩＴ_ｎが当該サイクルのヒット／ミスを表すリダンダンシ情報で、どちらも毎サイクルリセットされる。
【０１２９】
図２０のＴＷＬＯＮラッチ回路は、毎サイクル選択すべきワード線を指定するためアドレス情報の一部（ＸＢＬＫＰ_ｎ，ＸＢＬＫＰ_ｎ＋１）の一部と、そのアドレスがフューズセットにプログラムされたアドレスと一致したかしないか意味するリダンダンシ情報（ｂＴＨＩＴ_ｎ）を取り込み、あるサイクルのアドレス情報によって選択され、ミスならばワード線を活性化するためのワード線活性化信号（ＴＷＬＯＮ_ｎ）を活性化し、保持する機能を有する回路である。つまり、ＴＷＬＯＮ_ｎは、メモリブロック毎のワード線制御信号であるワード線活性化信号であるといえる。
【０１３０】
次に、センスアンプの活性化について説明する。ＢＬＫＳＥＬ_０で選択されたセンスアンプ制御回路がＴＷＬＯＮ_０（ｔ／ｂ）＝“Ｈ”を受けることによって、ＳＡＶＬＤ_０（ｔ／ｂ）＝“Ｌ”→“Ｈ”となる。つまり、ＳＡＶＬＤ_０（ｔ／ｂ）は、そのメモリブロックがアクセスされ、初めてミスした時に活性化する信号であり、テストモードを抜けるまでその状態を保持する。周辺回路部に配置されたワード線遅延保証回路により十分にワード線ＷＬ_０＝“Ｈ”となったのを見計らい、ＱＳＡＥ＝“Ｌ”→“Ｈ”となる。ＱＳＡＥ＝“Ｈ”を受け、ＳＡＯＮ／ＯＦＦ制御回路、リドライバを介してｂＳＡＯＮ＝“Ｌ”パルスを出力する。これをＳＡラッチ回路４５で受けＮ／ＰＳＥＴドライバ４０を介して、ＮＳＥＴ_０（ｔ／ｂ）＝“Ｌ”→“Ｈ”、ｂＰＳＥＴ_０（ｔ／ｂ）＝“Ｈ”→“Ｌ”とする。そして、この状態（ＮＳＥＴ_０（ｔ／ｂ）＝“Ｈ”／ｂＰＳＥＴ_０（ｔ／ｂ）＝“Ｌ”）をＳＡラッチ回路４５に保持する。このラッチ回路４５に保持された情報は、以降ｂＳＡＯＮが“Ｈ”になっても解除（リセット）されない。保持状態の解除にはｂＳＡＯＦＦ＝“Ｌ”が必要である。本実施の形態では、各アレイ制御回路部にＮＳＥＴ_＊（ｔ／ｂ）＝“Ｈ”，ｂＰＳＥＴ_＊（ｔ／ｂ）＝“Ｌ”の状態を保持するため、前記第２の実施の形態の技術（ＳＡＥ＝“Ｈ”保持）のようにｂＳＡＯＮ＝“Ｌ”を保持をする必要がない。Ｎ／ＰＳＥＴドライバ４０はＮＳＥＴ_０（ｔ／ｂ）＝“Ｌ”→“Ｈ”、ｂＰＳＥＴ_０（ｔ／ｂ）＝“Ｈ”→“Ｌ”を出力し、センスアンプを活性化し、センスアンプを介してビット線センス動作が行なわれる。これによりセンスアンプ３６_ｎ（ｔ／ｂ）の活性化状態が保持される。
【０１３１】
ＱＳＡＥ＝“Ｌ”→“Ｈ”を受けて、ＲＡＤＬＴＣ＝“Ｈ”→“Ｌ”、ＷＬＥ＝“Ｈ”→“Ｌ”、ｂＲＰＲＥ＝“Ｈ”→“Ｌ”、Ｘ_ＡＤＤ_＊＝“Ｈ”→“Ｌ”、となり、自己リセットを掛けて新たなロウアドレスを取り込むことができるようになる。そして、ＲＡＤＬＴＣ＝“Ｌ”を受けてワード線遅延保証回路において、ＱＳＡＥ＝“Ｈ”→“Ｌ”となる。第２の実施の形態と異なり、本第３の実施の形態では、スタックドワード線テストモード中はバンクアクティブコマンドＢＡ後にバンクプリチャージコマンドＰＲを入れなくとも、次のサイクルのアドレスを取り込むことが可能である。
【０１３２】
次のワード線を選択する動作に入る（ｃｙｃｌｅ＃２）。２サイクル目以降も続けてバンクアクティブコマンドＢＡを入力すれば良い。１サイクル目と同様にバンクアクティブコマンドＢＡを受け入れると、新たなロウアドレス（ＡＲ_ＡＤＤ）が取り込まれる。ブロックセレクタ４３は活性化したＸ_ＡＤＤ９１０_１、Ｘ_ＡＤＤ１１１２_１＝“Ｌ”→“Ｈ”を受けてＸＢＬＫＰ_１＝“Ｌ”→“Ｈ”となる。また、この状態を２サイクル目で活性化したアレイ制御回路中のＢＬＫＳＥＬラッチ回路４８に保持する。このラッチ回路４８に保持された情報は、以降Ｘ_ＡＤＤ９１０_＊、Ｘ_ＡＤＤ１１１２_＊の遷移では状態解除（リセット）されない。１サイクル目で活性化したＢＬＫＳＥＬ_０も１サイクル目で活性化したアレイ制御回路内のラッチ回路４８に保持されたままである。
【０１３３】
リダンダンシ・ミスの場合、ＨＩＴの“Ｌ”レベル保持のため、ｂＴＨＩＴ_１（ｔ／ｂ）＝“Ｈ”を保持している。以降１サイクル目と同様にＴＷＬＯＮラッチ回路４６にＴＷＬＯＮ_１（ｔ／ｂ）＝“Ｈ”を保持して、Ｘ_ＡＤＤ０１_１によって決まるＷＬＤＶ_１＝“Ｌ”→“Ｈ”、ＷＬＲＳＴ_１＝“Ｈ”→“Ｌ”となり、ワード線ＷＬ_１を“Ｌ”→“Ｈ”とし、ワード線ＷＬ_１の活性化状態を保持する。１サイクル目で活性化したＴＷＬＯＮ_０も１サイクル目で活性化したもアレイ制御回路内のラッチ回路４６に保持されたままである。
【０１３４】
センスアンプ３６_ｎ（ｔ），３６_ｎ（ｂ）の活性化について説明する。ＢＬＫＳＥＬ_１で選択されたセンスアンプ制御回路がＴＷＬＯＮ_１（ｔ／ｂ）＝“Ｈ”を受けることによって、ＳＡＶＬＤ_１（ｔ／ｂ）＝“Ｌ”→“Ｈ”となる。以降は１サイクル目と同様にＮＳＥＴ_０（ｔ／ｂ）＝“Ｈ”／ｂＰＳＥＴ_０（ｔ／ｂ）＝“Ｌ”をＳＡラッチ回路４５に保持し、Ｎ／ＰＳＥＴドライバ４０はＮＳＥＴ_０（ｔ／ｂ）＝“Ｌ”→“Ｈ”、ｂＰＳＥＴ_０（ｔ／ｂ）＝“Ｈ”→“Ｌ”を出力し、センスアンプを活性化し、センスアンプを介してビット線センス動作が行なわれる。これによりセンスアンプ３６_ｎ（ｔ／ｂ）の活性化状態が保持される。第２の実施の形態の場合と異なり、ｂＳＡＯＮ＝“Ｌ”（第２の実施の形態の技術の場合はＳＡＥ＝“Ｈ”）で保持されず、ｂＳＡＯＮのパルスは毎サイクル発生する。従って、２サイクル目以降でも１サイクル目と同様にワード線活性化から決まるワード線遅延保証回路の遅延を持ってセンスアンプを活性化することができる。これにより本実施の形態では、２サイクル目以降に活性化したワード線についてもセルデータ破壊は起こらない。
【０１３５】
次に、活性化した全てのワード線をプリチャージ状態に戻す動作について説明する（図２６のタイミングチャート参照）。バンクプリチャージコマンドＢＰを受け入れると、バンク活性化信号ＢＮＫ＝“Ｈ”→“Ｌ”となる。ＢＮＫの“Ｌ”を受けてからビット線リストア遅延回路によって決まるリストア遅延時間ｔＲＳＴＲ後に、ＴＳＴＣＷＬ＝“Ｈ”→“Ｌ”となる。ＴＳＴＣＷＬ＝“Ｌ”を受けて、バンク内全てのＴＷＬＯＮラッチ回路４６とＴＲＤＥラッチ回路４４の保持状態を解除する。これらの保持状態の解除により、バンク内全ての信号ＴＷＬＯＮ，ＴＲＤＥ，ＷＬＤＶ，ＷＬＲＳＴがプリチャージ状態になり、テストモード中に活性化した全てのワード線を“Ｈ”→“Ｌ”とする。
【０１３６】
活性化した全てのビット線をイコライズする動作について説明する。スタックドワード線テストモードの時、全ワード線がリセットされる際、通常のリード／ライト動作より何倍も多い電荷がワード線から接地点Ｖｓｓに流入する。これによりワード線ドライバ３４ＡのＶｓｓ電位が局所的に上昇し、通常のリード／ライト動作時よりワード線のリセットタイミングが遅れる。このためスタックドワード線テストモード時には、ＳＴＣＲＳＴ制御回路９０によって決まるワード線リセット遅延時間ｔＳＲＳＴの後、ビット線のイコライズ動作が開始される。
【０１３７】
ｂＲＳＴＲ＝“Ｌ”を受けて、ワード線リセット遅延時間ｔＳＲＳＴの後、ｂＳＴＣＲＳＴ＝“Ｈ”→“Ｌ”となり、ＳＡＯＮ／ＯＦＦ制御回路８５はｂＳＡＯＦＦ＝“Ｌ”パルスを出力する。これを受けて、全てのアレイ制御回路内のＢＬＫＳＥＬラッチ回路４８とＳＡラッチ回路４５の保持状態を解除する。これらの保持状態の解除により、バンク内全てのＮＳＥＴ／ｂＰＳＥＴがプリチャージ状態になり、テストモード中に活性化した全てのビット線をイコライズする。
【０１３８】
次に、リダンダンシ・ヒットした時を考える（図２７のタイミングチャート参照）。２サイクル目でリダンダンシ・ヒットしたと仮定する。テストモードにエントリー（ＴＭ ＥＮＴＲＹ）し、ｃｙｃｌｅ＃１のバンクアクティブ、バンクプリチャージまでは先のリダンダンシ・ミスの場合と同じである。
【０１３９】
２サイクル目、次のワード線を選択する動作に入る（ｃｙｃｌｅ＃２）。バンクアクティブコマンドＢＡを受け付けると、ＲＡＤＬＴＣ（内部ＲＡＳ）が“Ｌ”→“Ｈ”に遷移する。バンクアクティブで取り込まれたロウアドレスがＡＲ_ＡＤＤに転送されＸ_ＡＤＤが活性化する。ブロックセレクタ４３は活性化したＸ_ＡＤＤ９１０_１、Ｘ_ＡＤＤ１１１２_１＝“Ｌ”→“Ｈ”を受けてＸＢＬＫＰ_１＝“Ｌ”→“Ｈ”となる。また同様に、ＢＬＫＳＥＬ_１＝“Ｌ”→“Ｈ”となり、この状態をＢＬＫＳＥＬラッチ回路４８に保持する。これによりアレイ制御回路の活性化状態が保持されたことになる。
【０１４０】
リダンダンシ・ヒットの場合、ＨＩＴ＝“Ｌ”→“Ｈ”を受けてｂＴＨＩＴ_１（ｔ／ｂ）＝“Ｈ”→“Ｌ”となる。ＷＬＥ＝“Ｌ”→“Ｈ”となり、ＴＷＬＯＮラッチ回路４６はこれを受けるが、ｂＴＨＩＴ_１（ｔ／ｂ）＝“Ｌ”のためＴＷＬＯＮ_０（ｔ／ｂ）＝“Ｌ”を維持する。この状態はＸ_ＡＤＤ０１_１によって選択されたＷＬＤＶ／ＷＬＲＳＴをＷＬＤＶ_１＝“Ｌ”、ＷＬＲＳＴ_１＝“Ｈ”のままの状態を維持させ、ワード線ＷＬ_１も同様に“Ｌ”レベルを維持する。すなわち、ワード線ＷＬ_１は非活性化状態を維持する。
【０１４１】
次に、センスアンプ３６_ｎ（ｔ），３６_ｎ（ｂ）の活性化について説明する。ＢＬＫＳＥＬ_１で選択されたセンスアンプ制御回路がＴＷＬＯＮ_１（ｔ／ｂ）＝“Ｌ”であることによって、ＳＡＶＬＤ_１（ｔ／ｂ）＝“Ｌ”を維持する。ミスの時と同様のタイミングでＳＡＯＮ／ＯＦＦ制御回路８５はｂＳＡＯＮ＝“Ｌ”レベルパルスを出力するが、ＳＡＶＬＤ_１（ｔ／ｂ）＝“Ｌ”のためＳＡラッチ回路４５は非活性のままである。それを受けるＮ／ＰＳＥＴドライバ４０も非活性状態のままでＮＳＥＴ_１（ｔ／ｂ）＝“Ｌ”、ｂＰＳＥＴ_１（ｔ／ｂ）＝“Ｈ”を保持する。センスアンプも非活性のままである。次サイクル以降のｂＳＡＯＮの“Ｌ”パルスもＳＡＶＬＤ_１（ｔ／ｂ）＝“Ｈ”とならない限りのセンスアンプは活性化しない。これにより、センスアンプ３６_ｎ（ｔ／ｂ）の非活性化状態が維持される。
【０１４２】
上記のような構成によれば、リダンダンシ救済後の製品においてもスタックドワード線テストモードを使用することができ、全ての製品でテスト時間を短縮できる。
【０１４３】
但し、本第３の実施の形態におけるスタックドワード線テストモードでは、メモリセルからの読み出しを保証するため、選択することができるワード線の本数に下記（１），（２）のような制限がある。
【０１４４】
（１）メモリブロック１つに対して活性化できるワード線の本数は１本である。
【０１４５】
（２）センスアンプを隣のメモリブロックと共有している場合（シェアードセンスアンプ）、センスアンプを共有しているメモリブロックに対して、そのどちらか一方のメモリブロックにしかワード線を選択することができない（Ｎ個のメモリブロックを持つメモリセルアレイ（セルアレイユニット）内では最大Ｎ／２のワード線しか選択することができない）。
【０１４６】
［第４の実施の形態］
次に、本発明の第４の実施の形態に係る半導体記憶装置について説明する。本第４の実施の形態は、第３の実施の形態の半導体記憶装置をメモリブロック１つに対してＭ本のワード線（Ｍ＝２，３，４，５，…）を活性化できるようにしたものである。但し、本第４の実施の形態では、メモリブロック１つに対して複数のワード線を選択する際に、下記（３）のような制限がある。
【０１４７】
（３）メモリブロック内で選択した複数のワード線につながるメモリセルの内容は同一カラムおいてすべて同じ内容でなければならない。これは、同一カラム上でデータ破壊が起こらないための条件である。
【０１４８】
メモリブロック内で２本のワード線を選択する本第４の実施の形態に係る半導体記憶装置の構成について図２８及び図２９により概略的に説明する。メモリブロックを半分にデコードするロウアドレスを前記第３の実施の形態で用いたアレイ制御回路３５Ｔ，３５Ｂ内のＴＲＤＥラッチ回路４４のデコード用に追加する。且つ出力信号ＴＲＤＥをメモリブロック半分にデコードするロウアドレスの所で切断し、隣のメモリブロック半分のロウデコーダにも同様に入力する。また、前記第３の実施の形態のロウデコーダ３３Ａへの入力と同じ数だけの入力を、アレイ制御回路を中心として対称に左右同じ数だけのロウデコーダに入力する。
【０１４９】
同様にメモリブロックを半分にデコードするロウアドレスと、リダンダンシ情報を持った信号ｂＴＨＩＴＰを信号ＴＲＤＥと一緒にロウデコーダ３３Ａに入力する。上記信号ｂＴＨＩＴＰは、信号ｂＴＨＩＴをアレイを半分にデコードするロウアドレスでデコードした信号である。
【０１５０】
なお、上記信号ＴＲＤＥ_０／ｂＴＨＩＴＰ_０とＴＲＤＥ_１／ｂＴＨＩＴＰ_１とは各々共通の配線領域に配置され互いに交錯することがない。これによって使用する配線領域を最小限に押さえることが可能である。
【０１５１】
図３０は、上記図２８及び図２９に示した回路におけるメモリセルアレイ中のメモリブロック、センスアンプ、ロウデコーダ、及びアレイ制御回路を抽出して構成例を示す回路図である。この回路は、図１４に示した回路におけるＴＲＤＥラッチ回路４４に代えてＴＲＤＥ制御回路１３０を設けるとともに、ＨＩＴ制御回路４７の代わりにＨＩＴ制御回路１３１を設け、ＴＲＤＥ／ｂＴＨＩＴＰを、それぞれアレイを半分にデコードするロウアドレスの所で切断し、アレイ制御回路を中心として対称に左右同じ数だけのロウデコーダに入力するように構成したものある。図３０において、前記図１４と同一構成部には同じ符号を付してその詳細な説明は省略する。
【０１５２】
図３１及び図３２はそれぞれ、上記図３０に示した回路の変形例について説明するための回路図である。図３１は、ワード線ドライバに入力する信号ＷＬＤＶ，ＷＬＲＳＴを片側のメモリブロックからドライブする例を示している。図３２は、ワード線ドライバに入力する信号ＷＬＤＶ，ＷＬＲＳＴを両側のメモリブロックからドライブする例を示している。図３３（ａ）は、上記図３１に示したＷＬＤＶドライバからＷＬドライバへの配線のパターンレイアウトを示しており、図３３（ｂ）は上記図３３（ａ）の３３Ｂ−３３Ｂ線に沿った断面図である。図３４（ａ）は、上記図３２に示したＷＬＤＶドライバからＷＬドライバへの配線のパターンレイアウトを示しており、図３４（ｂ）は上記図３４（ａ）の３４Ｂ−３４Ｂ線に沿った断面図である。
【０１５３】
図３１及び図３３（ａ），（ｂ）に示すように、アクティブドライバ（ＷＬＤＶドライバ３８−１）からＷＬドライバ３４Ａへの配線は、第１層目のメタル配線Ｍ０で形成されている。このメタル配線Ｍ０は、コンタクトＣＤを介してＷＬＤＶドライバ３８−１の出力段トランジスタのドレイン領域に接続されている。上記メタル配線Ｍ０上には、層間絶縁膜を介在して第２層目のメタル配線（ワード線）Ｍ１が設けられている。このメタル配線Ｍ１は、上記メタル配線Ｍ０と交差する方向に沿って配置されている。上記メタル配線Ｍ１上には、層間絶縁膜を介在して第３層目のメタル配線Ｍ２が設けられている。このメタル配線Ｍ２は、上記メタル配線Ｍ０と平行な方向に沿って配置されている。上記メタル配線Ｍ２と上記メタル配線Ｍ０は、ＷＬＤＶドライバ３８−１の最近点と最遠点でスティッチされている。すなわち、メタル配線Ｍ２とメタル配線Ｍ０の両端は、コンタクト部Ｖ１とＶ２を経由して電気的に接続されている。上記メタル配線Ｍ２とメタル配線Ｍ０は、ＷＬＤＶ信号をアクティブ状態のＷＬＤＶドライバ３８−１からワード線ドライバ３４Ａに転送するために働く。このように、メタル配線Ｍ２とメタル配線Ｍ０をＷＬＤＶ信号の転送のために用いるのは、メタル配線Ｍ０の抵抗値が比較的高いため、上記メタル配線Ｍ２を並列接続することにより、抵抗値を下げるためである。
【０１５４】
これに対し、図３２及び図３４（ａ），（ｂ）に示す例では、ワード線ドライバに入力する信号ＷＬＤＶ，ＷＬＲＳＴを両側のメモリブロックからドライブしており、アクティブドライバ（ＷＬＤＶドライバ３８−２，３８−３）からＷＬドライバ３４Ａへの配線は、第１層目のメタル配線Ｍ０のみで形成されている。このメタル配線Ｍ０は、コンタクトＣＤを介してＷＬＤＶドライバ３８−２，３８−３の出力段トランジスタのドレイン領域に接続されている。上記メタル配線Ｍ０上には、層間絶縁膜を介在して第２層目のメタル配線（ワード線）Ｍ１が設けられている。このメタル配線Ｍ１は、上記メタル配線Ｍ０と交差する方向に沿って配置されている。上記メタル配線Ｍ１上には、層間絶縁膜を介在して第３層目のメタル配線Ｍ２が設けられている。このメタル配線Ｍ２は、上記メタル配線Ｍ０と平行な方向に沿って配置され、信号線や電源線として用いられている。この例では、メタル配線Ｍ０のみが、ＷＬＤＶ信号をアクティブ状態のＷＬＤＶドライバ３８−２，３８−３からワード線ドライバ３４Ａに転送するために働く。
【０１５５】
すなわち、メタル配線Ｍ０の両側をドライブすることで、第３層目のメタル配線Ｍ２をなくすことが可能となり、第２層目のメタル配線Ｍ１であるワード線上のワード線ドライバ部に、第３層目のメタル配線Ｍ２で他の信号線や電源線を配置できるので、ワード線ドライバ部及びロウデコーダ部のトータルのメタル配線Ｍ２の数を減らすことができ、ワード線ドライバ３４Ａやロウデコーダ３３Ａの面積縮小に貢献できる。
【０１５６】
図３５は、上記図３０に示した回路におけるＴＲＤＥ制御回路１３０の具体的な構成を示す回路図である。このＴＲＤＥ制御回路１３０は、ノアゲート１４０、インバータ１４１、ナンドゲート１４２、ノアゲート１４３、インバータ１４４，１４５、“Ｖｃｃ”レベルを“Ｖｐｐ”レベルに変換するレベルシフタ１４６、Ｐチャネル型ＭＯＳトランジスタＱ３０〜Ｑ３２、及びＮチャネル型ＭＯＳトランジスタＱ３３〜Ｑ３６により構成されている。上記ＭＯＳトランジスタＱ３０〜Ｑ３５の電流通路は、電源Ｖｃｃと接地点Ｖｓｓ間に直列接続され、上記ＭＯＳトランジスタＱ３２，Ｑ３３の電流通路の接続点と接地点Ｖｓｓ間には、ＭＯＳトランジスタＱ３６の電流通路が直列接続されている。
【０１５７】
信号ＴＳＴＣＷＬは、上記ＭＯＳトランジスタＱ３０のゲート及びノアゲート１４３の一方の入力端に供給される。また、信号Ｘ_ＡＤＤ８は、ナンドゲート１４２の一方の入力端及びＭＯＳトランジスタＱ３５のゲートに供給される。更に、信号ＸＢＬＫＰ_ｎ＋１と信号ＸＢＬＫＰ_ｎは、ノアゲート１４０に供給され、このノアゲート１４０の出力信号がインバータ１４１を経由して、上記ナンドゲート１４２の他方の入力端及びＭＯＳトランジスタＱ３４のゲートに供給される。上記ナンドゲート１４２の出力信号は、ノアゲート１４３の他方の入力端に供給され、このノアゲート１４３の出力信号がＭＯＳトランジスタＱ３１，Ｑ３６のゲートに供給される。また、信号ＷＬＥは、上記ＭＯＳトランジスタＱ３２，Ｑ３３のゲートに供給される。
【０１５８】
上記ＭＯＳトランジスタＱ３２，Ｑ３３の電流通路の接続点には、インバータ１４４の入力端が接続される。このインバータ１４４の出力端には、インバータ１４５の入力端が接続され、インバータ１４５の出力端はインバータ１４４の入力端に接続されている。上記インバータ１４４の出力端には、レベルシフタ１４６の入力端が接続され、その出力端から信号ＴＲＤＥ_ｎが出力されるようになっている。
【０１５９】
図３６は、上記図３０に示した回路におけるＨＩＴ制御回路１３１の一部の具体的な構成を示す回路図である。図３０のＨＩＴ制御回路１３１は、上記図２４に示した回路と当該図３６に示した回路とで構成される。この図３６に示す回路部は、インバータ１４７、ノアゲート１４８、インバータ１４９，１５０、“Ｖｃｃ”レベルを“Ｖｐｐ”レベルに変換するレベルシフタ１５１、Ｐチャネル型ＭＯＳトランジスタＱ３７，Ｑ３８、及びＮチャネル型ＭＯＳトランジスタＱ３９，Ｑ４０により構成されている。上記ＭＯＳトランジスタＱ３７〜Ｑ４０の電流通路は、電源Ｖｃｃと接地点Ｖｓｓ間に直列接続される。
【０１６０】
信号ＴＳＴＣＷＬは、ＭＯＳトランジスタＱ３７，Ｑ４０のゲートに供給される。信号Ｘ_ＡＤＤ８は、インバータ１４７を経由してノアゲート１４８の一方の入力端に供給される。このノアゲート１４８の他方の入力端には、信号ｂＴＨＩＴ_ｎが供給されており、その出力信号がＭＯＳトランジスタＱ３８，Ｑ３９のゲートに供給される。
【０１６１】
上記ＭＯＳトランジスタＱ３８，Ｑ３９の電流通路の接続点には、インバータ１４９の入力端とインバータ１５０の出力端がそれぞれ接続される。上記インバータ１４９の出力端には、インバータ１５０の入力端が接続されている。また、上記ＭＯＳトランジスタＱ３８，Ｑ３９の電流通路の接続点には、レベルシフタ１５１の入力端が接続され、その出力端から信号ｂＴＨＩＴＰ_ｎが出力されるようになっている。
【０１６２】
図３７は、上記図３０に示した回路におけるロウデコーダ３３Ａの具体的な構成を示す回路図である。ロウデコーダ３３Ａは、ナンドゲート（ｂＲＤＯＵＴドライバ）１５２とＸデコーダ１５３により構成されている。Ｘデコーダ１５３には、信号ＴＲＤＥと信号ＸＡｄｄが供給され、その出力信号ＲＤＯＵＴがナンドゲート１５２の一方の入力端に供給される。このナンドゲート１５２の他方の入力端には、信号ｂＴＨＩＴＰが供給され、その出力信号ｂＲＤＯＵＴがワード線ドライバ３４Ａに供給される。
【０１６３】
このような構成にすることにより、アレイ制御回路を挟んで隣のメモリブロックのロウデコーダも活性化されるが、活性化されているメモリブロックの隣のメモリブロックは必ず非活性の状態である。よって、隣のメモリブロックのＷＬＤＶドライバ３８は必ず非活性状態であるので、全てのワード線は必ず非活性状態ある。すなわち隣のメモリブロックのロウデコーダ３３Ａが活性化してもそれは無視できる。
【０１６４】
次に、本第４の実施の形態に係る半導体記憶装置の動作を説明する。第３の実施の形態の場合と同様（図２５乃至図２７参照）に、スタックドワード線テストモードにエントリー（ＴＭ ＥＮＴＲＹ）した後、バンクアクティブコマンドＢＡが受け入れられる。
【０１６５】
まず、最初のワード線を選択する（ｃｙｃｌｅ＃１）。３２メモリブロック／メモリセルアレイ（セルアレイユニット）であるので、選択することのできるワード線本数は最大３２本／メモリセルアレイである。メモリブロック内でワード線を２本選択するため、メモリブロック内をデコードするロウアドレス（ＡＲ_ＡＤＤ０〜ＡＲ_ＡＤＤ７）は固定にする。また、シェアードセンスアンプ方式を前提として隣のメモリブロックを活性化させずに１６メモリブロックを選択するため、メモリブロック選択をするロウアドレス（ＡＲ_ＡＤＤ１０，ＡＲ_ＡＤＤ１１，ＡＲ_ＡＤＤ１２）とブロックを半分に分割するロウアドレス（ＡＲ_ＡＤＤ８）を加算して取り込んで行く（ＡＲ_ＡＤＤ９は固定）。
【０１６６】
ここで、同一メモリブロックの中で異なるワード線を順番に活性化させる。この時の状態はリダンダンシの状態により、▲１▼１ｓｔ−ＭＩＳＳ／２ｎｄ−ＭＩＳＳ、▲２▼１ｓｔ−ＭＩＳＳ／２ｎｄ−ＨＩＴ、▲３▼１ｓｔ−ＨＩＴ／２ｎｄ−ＭＩＳＳ、▲４▼１ｓｔ−ＨＩＴ／２ｎｄ−ＨＩＴの４通りに分類される。
【０１６７】
まず、▲１▼１ｓｔ−ＭＩＳＳ／２ｎｄ−ＭＩＳＳの場合、バンクアクティブコマンドＢＡを受け付けると第３の実施の形態と同じようにＢＬＫＳＥＬ_０＝“Ｌ”→“Ｈ”となり、この状態をＢＬＫＳＥＬラッチ回路４８に保持する。
【０１６８】
１ｓｔ−リダンダンシ・ミスの場合、ＸＢＬＫＰ_０＝“Ｈ”、Ｘ_ＡＤＤ８_０＝“Ｈ”及びＷＬＥ＝“Ｈ”を受けてＴＲＤＥ制御回路１３０がＴＲＤＥ_０＝“Ｌ”→“Ｈ”とし、ロウデコーダ３３Ａのプリチャージ状態を解除する。ＷＬＥ＝“Ｌ”→“Ｈ”となり、ＴＷＬＯＮラッチ回路４６はこれを受けてＴＷＬＯＮ_０（ｔ／ｂ）＝“Ｌ”→“Ｈ”となる。いまＴＳＴＣＷＬ＝“Ｈ”であるから、この状態をＴＷＬＯＮラッチ回路４６に保持する。以降第３の実施の形態と同様にしてＸ_ＡＤＤ０１_０によって決まるＷＬＤＶ_０＝“Ｌ”→“Ｈ”、ＷＬＲＳＴ_０＝“Ｈ”→“Ｌ”となり、ワード線ＷＬ_０を“Ｌ”→“Ｈ”とし、ワード線ＷＬ_０の活性化状態を保持する。
【０１６９】
次に、センスアンプ３６_ｎ（ｔ），３６_ｎ（ｂ）の活性化について説明する。ＢＬＫＳＥＬ_０で選択されたセンスアンプ制御回路４１がＴＷＬＯＮ_０（ｔ／ｂ）＝“Ｈ”を受けることによって、ＳＡＶＬＤ_０（ｔ／ｂ）＝“Ｌ”→“Ｈ”となる。以降、第３の実施の形態と同じようにＮ／ＰＳＥＴドライバ４０はＮＳＥＴ_０（ｔ／ｂ）＝“Ｌ”→“Ｈ”、ｂＰＳＥＴ_０（ｔ／ｂ）＝“Ｈ”→“Ｌ”を出力しセンスアンプ３６_ｎ（ｔ），３６_ｎ（ｂ）を活性化し、このセンスアンプ３６_ｎ（ｔ），３６_ｎ（ｂ）を介してビット線対ＢＬ／ｂＢＬのセンス動作が行なわれる。
【０１７０】
次に、同じアレイ内のＡＲ_ＡＤＤ８の異なる領域を活性化する（ｃｙｃｌｅ＃２）。バンクアクティブコマンドＢＡを受け付けるが、先のバンクアクティブコマンドで既にＢＬＫＳＥＬ_０＝“Ｈ”が保持されている。
【０１７１】
２ｎｄ−リダンダンシ・ミスの場合、ＸＢＬＫＰ_０＝“Ｈ”、Ｘ_ＡＤＤ８_１＝“Ｈ”及びＷＬＥ＝“Ｈ”を受けてＴＲＤＥ制御回路１３０がＴＲＤＥ_１＝“Ｌ”→“Ｈ”とし、ロウデコーダ３３Ａのプリチャージ状態を解除する。ＴＷＬＯＮラッチ回路４６は既に先のバンクアクティブコマンドＢＡで既にＴＷＬＯＮ_０（ｔ／ｂ）＝“Ｈ”、ＷＬＤＶ_０＝“Ｈ”、ＷＬＲＳＴ_０＝“Ｌ”を保持している。よって、ロウデコーダ３３Ａのプリチャージ状態が解除されることで、Ｘ_ＡＤＤ２３、Ｘ_ＡＤＤ４５、Ｘ_ＡＤＤ６７で決まるワード線ドライバ３４Ａが活性化され、ワード線ＷＬ_１＝“Ｌ”→“Ｈ”となり、活性化状態を保持する。
【０１７２】
２サイクル目はワード線ＷＬ_１“Ｌ”→“Ｈ”となる前から、既にセンスアンプは活性化されており、ビット線のセンス動作も終了し保持されている。すなわち同一メモリブロック内で２番目に選択されるワード線につながる全てのメモリセルの内容は、ワード線が選択されて立ち上がると共に最初のワード線につながっていたメモリセルの内容と同じ内容が書き込まれる。ビット線単位で同じデータを書き込んでおけばデータ方向は同じなので、メモリセルのデータ破壊は起きない。
【０１７３】
次に、▲２▼１ｓｔ−ＭＩＳＳ／２ｎｄ−ＨＩＴの場合、バンクアクティブコマンドＢＡを受け付けると、後は▲１▼と同じ様にワード線ＷＬ_０が選択される。
【０１７４】
次に、同じアレイ内のＡＲ_ＡＤＤ８の異なる領域を活性化する（ｃｙｃｌｅ＃２）。バンクアクティブコマンドＢＡを受け付けるが、先のバンクアクティブコマンドで既にＢＬＫＳＥＬ_０＝“Ｈ”が保持されている。
【０１７５】
２ｎｄ−リダンダンシ・ヒットの場合には、ＸＢＬＫＰ_０＝“Ｈ”、Ｘ_ＡＤＤ８_１＝“Ｈ”及びＷＬＥ＝“Ｈ”を受けてＴＲＤＥ制御回路１３０がＴＲＤＥ_１＝“Ｌ”→“Ｈ”とし、ロウデコーダ３３ＡのＸデコーダ部のプリチャージ状態を解除する。ＴＷＬＯＮラッチ回路４６は、先のバンクアクティブコマンドで既にＴＷＬＯＮ_０（ｔ／ｂ）＝“Ｈ”、ＷＬＤＶ_０＝“Ｈ”、ＷＬＲＳＴ_０＝“Ｌ”を保持している。ロウデコーダ３３Ａ内のＸデコーダ部のプリチャージ状態が解除されることで、Ｘ_ＡＤＤ２３、Ｘ_ＡＤＤ４５、Ｘ_ＡＤＤ６７で決まるＲＤＯＵＴ＝“Ｌ”→“Ｈ”となり、以降保持される。しかし、リダンダンシ・ヒットであるためｂＴＨＩＴ_１＝“Ｈ”→“Ｌ”となり、ｂＴＨＩＴＰ＝“Ｈ”→“Ｌ”となるので、ｂＲＤＯＵＴドライバ（ナンドゲート）１５２は信号ＲＤＯＵＴを受け付けなくなり、ｂＲＤＯＵＴ_１＝“Ｈ”を保持し、ワード線ドライバ３４Ａは活性化されない。従って、ＷＬＤＶ_１＝“Ｈ”となっているが、ワード線ドライバ３４Ａが非活性であるため、ワード線ＷＬ_１＝“Ｌ”となり、非活性化状態を保持する。この信号ｂＴＨＩＴＰは、ＴＳＴＣＷＬ＝“Ｈ”である限り、この状態を保持し続ける。
【０１７６】
つまり、一度アクセスしたワード線が不良ワード線の場合、テストモード期間中、リダンダンシ・ヒット情報（ｂＴＨＩＴＰ＝“Ｌ”）を保持し続け、不良ワード線を選択しないようにしている。
【０１７７】
ここで、ヒット情報を保持する信号は、メモリブロック毎に２個あることになるが、この信号の数を増やすことで、メモリブロック内で活性化できるワード線の数を増やすことが可能となる。
【０１７８】
既にセンスアンプは活性化されており、ビット線センス動作も終了して保持されているが、ワード線ＷＬ_１は非活性であり、このワード線ＷＬ_１につながっているメモリセルはアクセスされないのでデータ破壊は起こさない。
【０１７９】
▲３▼１ｓｔ−ＨＩＴ／２ｎｄ−ＭＩＳＳの場合には、１ｓｔ−ＨＩＴは第３の実施の形態のリダンダンシ・ヒットの場合と同様に、ワード線及びセンスアンプは非活性状態を保持している。
【０１８０】
そして、２ｎｄアクセス時には、このメモリブロックのワード線とセンスアンプに関して非活性化状態である。従って、先に延べた▲１▼と▲２▼の１ｓｔアクセス同様にバンクアクティブコマンドＢＡを受けてワード線ＷＬ_１が選択され、ｂＳＡＯＮ＝“Ｈ”→“Ｌ”を受けてセンスアンプを活性化して、ビット線センス動作を行なう。
【０１８１】
▲４▼１ｓｔ−ＨＩＴ／２ｎｄ−ＨＩＴの場合には、先に延べたリダンダンシ・ヒットが２回続くだけなので、アレイ制御回路は活性化するが、１ｓｔ／２ｎｄアクセスともにワード線、センスアンプは非活性状態を保持する。
【０１８２】
［第５の実施の形態］
本発明の第５の実施の形態に係る半導体記憶装置について説明する。ロウデコーダを共有する形で、配置された上下２つのメモリセル、センスアンプで構成されるバンクにおいて、スタックドワード線テストモード時に、ロウデコーダを共有する上下のメモリブロック内で同時に活性化される各々のワード線に対して、それぞれ独立にリダンダンシの制御を可能としたものである。
【０１８３】
スタックドワード線テストモード時には、第３の実施の形態並びに第４の実施の形態と同様な制限を持つ。
【０１８４】
図３８乃至図４０は、それぞれ本第５の実施の形態に係る半導体記憶装置の構成例を示している。本第５の実施の形態は、図３８及び図３９に示すように、第３及び第４の実施の形態のメモリセルアレイ（セルアレイユニット）構成を、ロウデコーダを共有する形で、上下それぞれにメモリブロック、センスアンプを持つようなバンク構成にしたものである。すなわち、図４０に示す如く、ロウデコーダ３３Ａは、ナンドゲート（ｂＲＤＯＵＴドライバ）１５２（ｌｏｗ）、ナンドゲート（ｂＲＤＯＵＴドライバ）１５２（ｕｐ）及びＸデコーダ１５３により構成され、このＸデコーダ１５３を上下で共有している。上記ｂＲＤＯＵＴドライバ１５２（ｌｏｗ），１５２（ｕｐ）には、Ｘデコーダ１５３からの出力信号ＲＤＯＵＴと、リダンダンシ情報を持った信号ｂＴＨＩＴＰ_ｕｐ，ｂＴＨＩＴＰ_ｌｏｗがそれぞれ入力される。
【０１８５】
上記信号ｂＴＨＩＴＰは、アレイ制御回路内に設けたＨＩＴ制御回路１３１から出力される信号であり、上下のメモリブロックに対応するように２セットの回路を持つ。リダンダンシ制御回路によって出力されるグローバルなリダンダンシ信号ＨＩＴ_ｕｐ／ｌｏｗとＤＷＡ_ｕｐ／ｌｏｗも上下独立である。
【０１８６】
次に、本第５の実施の形態に係る半導体記憶装置の動作について図４１及び図４２のタイミングチャートにより説明する。ここで、メモリブロック内で活性化できるワード線の本数は第４の実施の形態と同様に２本とする。そして、第４の実施の形態と同様に、スタックドワード線テストモードにエントリー（ＴＭ ＥＮＴＲＹ）し、その後バンクアクティブコマンドＢＡが受け入れられ、ロウアドレスが取り込まれて、Ｘ_ＡＤＤが活性化される。
【０１８７】
今、上側のメモリブロックがリダンダンシ・ヒット、下側のメモリブロックがリダンダンシ・ミスの場合を考える。リダンダンシ制御回路はＨＩＴ_ｕｐ＝“Ｌ”→“Ｈ”、ＨＩＴ_ｌｏｗ＝“Ｌ”を出力し、これを受けてＨＩＴ制御回路１３１がｂＴＨＩＴＰ_ｕｐ＝“Ｈ”→“Ｌ”、ｂＴＨＩＴＰ_ｌｏｗ＝“Ｈ”を出力する。ＴＳＴＣＷＬ＝“Ｈ”なので、ｂＴＨＩＴＰ_ｕｐ＝“Ｌ”を保持し、この状態はＴＳＴＣＷＬ＝“Ｌ”となるまで解除されない。
【０１８８】
ｂＴＨＩＴＰ_ｌｏｗ＝“Ｌ”を受けて、ｂＲＤＯＵＴドライバ１５２（ｕｐ）は信号ＲＤＯＵＴの入力を受け付けず、ｂＲＤＯＵＴ_ｕｐ＝“Ｈ”を維持する。これにより、上側メモリブロックのワード線ドライバ３４Ａ（ｕｐ）は活性化されず、以降のサイクルでＷＬＤＶ_ｕｐ＝“Ｌ”→“Ｈ”となってもワード線ＷＬ_ｕｐ＝“Ｌ”となり、非活性状態を維持する。
【０１８９】
下側メモリブロックについては、ｂＴＨＩＴＰ_ｌｏｗ＝“Ｈ”であるからＸデコーダ１５３（ｌｏｗ）によって決まる信号ＲＤＯＵＴを受けて、ｂＲＤＯＵＴ_ｌｏｗ＝“Ｈ”→“Ｌ”を出力し、ワード線ドライバ３４Ａ（ｌｏｗ）を活性化する。この結果、前記第４の実施の形態と同様に、ＷＬＤＶ_ｌｏｗ＝“Ｌ”→“Ｈ”となり、選択されたワード線ドライバによって決まるワード線がワード線ＷＬ_ｌｏｗ＝“Ｌ”→“Ｈ”となり、ワード線ＷＬ_ｌｏｗが活性化される。
【０１９０】
センスアンプは前記第４の実施の形態と同様な動作を行う。
【０１９１】
上側メモリブロックがリダンダンシ・ミス、下側メモリブロックがリダンダンシ・ヒットの場合も同様に、ＨＩＴ_ｕｐ＝“Ｌ”、ＨＩＴ_ｌｏｗ＝“Ｌ”→“Ｈ”をＨＩＴ制御回路１３１で受けて、ｂＴＨＩＴＰ_ｕｐ＝“Ｈ”、ｂＴＨＩＴＰ_ｌｏｗ＝“Ｈ”→“Ｌ”となり、ワード線ＷＬ_ｕｐ活性化状態、ワード線ＷＬ_ｌｏｗは非活性化状態とされる。
【０１９２】
［第６の実施の形態］
本発明の第６の実施の形態に係る半導体記憶装置について説明する。本第６の実施の形態は、上述した第３乃至第５の実施の形態のメモリセルアレイ構成において、スタックドワード線テストモード時にセルアレイユニット内で８本のワード線を同時に活性化できるようにしたものである。
【０１９３】
スタックドワード線テストモード時には、前記第３及び第４の実施の形態と同様な制限を持つ。
【０１９４】
図４３は、スタックドワード線テストモード時に、セルアレイユニット内で２本のワード線を同時に活性化する時のメモリセルアレイの状態を示している。これは、同時に活性化するワード線の本数は通常のライト／リードと同じ本数である。セルアレイユニット内に１６本のワード線を活性化した状態にする場合を考える。入力が必要なロウアドレスＡＲ_ＡＤＤ０〜ＡＲ_ＡＤＤ１２のうち、ＡＲ_ＡＤＤ０〜ＡＲ_ＡＤＤ９は１６本のワード線が活性化状態になる間は同じアドレスを保持する。バンクアクティブコマンドＢＡを受け入れるたびにＡＲ_ＡＤＤ１０，ＡＲ_ＡＤＤ１１，ＡＲ_ＡＤＤ１２を順次追加し、計８回のバンクアクティブコマンドで１６本のワード線を活性化状態にすることができる。
【０１９５】
図４４は、スタックドワード線テストモード時に、セルアレイユニット内で８本のワード線を同時に活性化する時のメモリセルアレイの状態を示す。これは先ほどのＡＲ_ＡＤＤ１０，ＡＲ_ＡＤＤ１１情報を無視（バイパス）し、同時に活性化するワード線の本数を通常のライト／リードの４倍の本数としたものである。
【０１９６】
図４５及び図４６はそれぞれ、ロウアドレスＡＲ_ＡＤＤ／信号Ｘ_ＡＤＤ／信号ＸＢＬＫＰ／メモリブロックＡｒｒａｙＮｏ．の対応を示す模式図である。図４５は通常動作時であり、図４６は４倍ワード線テストモード（ＴＭ１０１１ＭＵＳＩエントリー）の場合を記載している。
【０１９７】
図４７乃至図４９はそれぞれ、４倍ワード線テストモードを実現するためのＸプレデコーダについて説明するための図である。図４７に示すように、このＸプレデコーダは、Ｐチャネル型ＭＯＳトランジスタＱ４１、Ｎチャネル型ＭＯＳトランジスタＱ４２〜Ｑ４５及びインバータ１６０〜１６３で構成されている。ＭＯＳトランジスタＱ４１〜Ｑ４４の電流通路は、電源Ｖｃｃと接地点Ｖｓｓ間に直列接続される。ＭＯＳトランジスタＱ４１，Ｑ４２のゲートには信号ｂＲＰＲＥが供給され、ＭＯＳトランジスタＱ４３のゲートにはアドレス信号ＡＲ_ｉが供給され、ＭＯＳトランジスタＱ４４のゲートにはアドレス信号ＡＲ_ｊが供給される。また、上記ＭＯＳトランジスタＱ４３，Ｑ４４の電流通路の接続点と接地点Ｖｓｓ間にはＭＯＳトランジスタＱ４５の電流通路が接続され、そのゲートにテストモード信号ＴＭ１０１１ＭＵＳＩが供給される。上記トランジスタＱ４１，Ｑ４２の電流通路の接続点にはインバータ１６０の入力端が接続され、このインバータ１６０の出力端にはインバータ１６１，１６２の入力端がそれぞれ接続される。また、上記インバータ１６１の出力端には上記インバータ１６０の入力端が接続される。上記インバータ１６２の出力端には、インバータ１６３の入力端が接続される。そして、上記インバータ１６３の出力端から信号Ｘ_ＡＤＤを出力する。すなわち、図１０に示したＸプレデコーダに、信号ＡＲ_ｊの入力を無視するためのＭＯＳトランジスタＱ４５を付加した構成になっている。
【０１９８】
上記図４７に示したようなＸプレデコーダが図４８に模式的に示すように配置され、デコード動作が行われる。そして、図４９に示すように、上記Ｘプレデコーダによって生成された信号Ｘ_ＡＤＤ１１１２と信号Ｘ_ＡＤＤ９１０がナンドゲート１６４に供給され、このナンドゲート１６４の出力信号をインバータ１６５で反転して信号ＸＢＬＫＰが生成される。
【０１９９】
上記第６の実施の形態に係る半導体記憶装置では、スタックドワード線テストモード時に併せて、４倍ワード線テストモードにエントリーし、Ｘプレデコーダに入力されるｘＡＲ_ＡＤＤ１０／ｘＡＲ_ＡＤＤ１１を無視し、図４３及び図４４に示したように、通常動作の１／４の時間で全てのワード線を選択する（スタックする）ことができテスト工程時間の短縮が可能となる。
【０２００】
［第７の実施の形態］
本第７の実施の形態は、図２０に示したＴＷＬＯＮ制御回路で行っていた、アドレス情報とリダンダンシ・ミス情報の取り込みとその時のリダンダンシ・ミス情報の保持動作を各ロウデコーダで行うものである。リダンダンシ情報とアドレス情報の一部を持った毎サイクルリセットのかかる信号ｂＴＨＩＴと、アドレス情報を持ちＷＬドライバを選択するために用いられる信号ＲＤＯＵＴを毎サイクル取り込む。これによりメモリブロック内に２本以上のワード線を活性化することが可能となる。
【０２０１】
図５０乃至図５５はそれぞれ、本発明の第７の実施の形態に係る半導体記憶装置について説明するためのもので、図５０はロウデコーダとＷＬドライバの一部を抽出して示すブロック図、図５１はＴＲＤＥ制御回路の構成例を示す回路図である。また、図５２は上記図５０に示した回路におけるｂＲＤＯＵＴドライバ＆ラッチ回路１５２’の構成例を示す回路図、図５３は同じく上記図５０に示した回路におけるＸデコーダ１５３の構成例を示す回路図である。更に、図５４はワード線（ＷＬ）ドライバ３４Ａの構成例を示すブロック図、図５５は上記図５４に示したワード線ドライバ３４Ａの各ドライバ回路の構成例を示す回路図である。
【０２０２】
図５０に示すように、ロウデコーダ３３ＡはＸデコーダ１５３とｂＲＤＯＵＴドライバ＆ラッチ回路１５２’によって構成される。Ｘデコーダ１５３には、信号ＴＲＤＥと信号ＸＡｄｄが供給され、その出力信号ＲＤＯＵＴがｂＲＤＯＵＴドライバ＆ラッチ回路１５２’に供給される。このｂＲＤＯＵＴドライバ＆ラッチ回路１５２’には、信号ｂＴＨＩＴが供給され、その出力信号ｂＲＤＯＵＴがワード線ドライバ３４Ａに供給される。
【０２０３】
上記図３７に示した回路における信号ｂＴＨＩＴＰは、一度リダンダンシ・ヒットするとそのヒット情報を保持し続けるための信号であったのに対し、図５０に示した回路における信号ｂＴＨＩＴは、毎サイクルのリダンダンシ情報（ヒットしたかミスしたか）を表す信号である。
【０２０４】
図５１に示すＴＲＤＥ制御回路は、基本的には図２３に示したＴＲＤＥラッチ回路と同様であるが、ＭＯＳトランジスタＱ１６のゲートに信号ＴＳＴＣＷＬが供給される代わりに、接地点Ｖｓｓに接続される点が異なっている。これによって、信号ＴＲＤＥを保持せずにリセットさせ、各サイクル毎にロウデコーダ３３Ａにアドレスを取り込めるようになる。他の構成は同じであるので、同一部分に同じ符号を付してその詳細な説明は省略する。
【０２０５】
上記図５０に示した回路におけるｂＲＤＯＵＴドライバ＆ラッチ回路１５２’は、図５２に示すように、Ｐチャネル型ＭＯＳトランジスタＱ８０〜Ｑ８２、Ｎチャネル型ＭＯＳトランジスタＱ８３，Ｑ８４、及びラッチ回路２１０により構成されている。上記ＭＯＳトランジスタＱ８０，Ｑ８１，Ｑ８３，Ｑ８４の電流通路は、電源Ｖｐｐと接地点Ｖｓｓ間に直列接続されている。また、上記ＭＯＳトランジスタＱ８１，Ｑ８２の電流通路が並列接続されている。上記ＭＯＳトランジスタＱ８０のゲートには、信号ＴＳＴＣＷＬが供給され、上記ＭＯＳトランジスタＱ８１，Ｑ８３のゲートには信号ＲＤＯＵＴが供給され、上記ＭＯＳトランジスタＱ８２，８４のゲートには信号ｂＴＨＩＴが供給される。上記ラッチ回路２１０は、電源Ｖｐｐと接地点Ｖｓｓ間の電圧で動作するインバータ２１１，２１２の入力端と出力端が相互接続されて構成されており、上記各ＭＯＳトランジスタＱ８１，Ｑ８２，Ｑ８３の電流通路の接続点に接続されている。そして、上記各ＭＯＳトランジスタＱ８１，Ｑ８２，Ｑ８３の電流通路の接続点から信号ｂＲＤＯＵＴを出力する。
【０２０６】
なお、この回路に入力される信号ＴＳＴＣＷＬ／ｂＴＨＩＴの“Ｈ”レベルはＶｃｃからＶｐｐにレベルシフトされていることを前提とする。
【０２０７】
上記図５０に示した回路におけるＸデコーダ１５３は、図５３に示すように、Ｐチャネル型ＭＯＳトランジスタＱ８５，Ｑ８６、Ｎチャネル型ＭＯＳトランジスタＱ８７〜Ｑ９０、及びインバータ２２０により構成されている。上記ＭＯＳトランジスタＱ８５，Ｑ８７〜Ｑ９０の電流通路は、電源ＶｐｐとＶｓｓ間に直列接続されている。また、上記ＭＯＳトランジスタＱ８６の電流通路は、上記ＭＯＳトランジスタＱ８５，Ｑ８７の電流通路の電流通路の接続点と電源Ｖｐｐ間に接続されている。上記ＭＯＳトランジスタＱ８５，Ｑ９０のゲートには、信号ＴＲＤＥが供給され、上記ＭＯＳトランジスタＱ８７のゲートには信号Ｘ_ＡＤＤ６７８が供給され、上記ＭＯＳトランジスタＱ８８のゲートには信号Ｘ_ＡＤＤ４５が供給され、上記ＭＯＳトランジスタＱ８９のゲートには信号Ｘ_ＡＤＤ２３が供給される。上記インバータ２２０は、電源Ｖｐｐと接地点Ｖｓｓ間の電圧で動作するもので、入力端が上記各ＭＯＳトランジスタＱ８５，Ｑ８６，Ｑ８７の電流通路の接続点に接続され、出力端が上記ＭＯＳトランジスタＱ８６のゲートに接続されている。そして、上記インバータ２２０の出力端から信号ＲＤＯＵＴを出力する。
【０２０８】
図５４は、上記図５０に示した回路におけるワード線ドライバ３４Ａの構成例を示すブロック図である。ワード線ドライバ３４Ａは、ドライバ回路２３０−０〜２３０−３から構成されている。これらのドライバ回路２３０−０〜２３０−３の第１の入力端子ＷＬＤＶ_ｉｎにはそれぞれ信号ＷＬＤＶ＜０＞〜ＷＬＤＶ＜３＞が供給され、第２の入力端子にはそれぞれ信号ＷＬＲＳＴ＜０＞〜ＷＬＲＳＴ＜３＞が供給され、第３の入力端子ＲＤ_ｉｎには信号ｂＲＤＯＵＴが共通に供給され、出力端子ＷＬ_ｏｕｔから各ワード線の駆動信号ＷＬ＜０＞〜ＷＬ＜３＞を出力する。
【０２０９】
上記図５４に示した各ドライバ回路２３０−０〜２３０−３は、図５５に示すように、Ｐチャネル型ＭＯＳトランジスタＱ９１とＮチャネル型ＭＯＳトランジスタＱ９２，Ｑ９３から構成されている。上記ＭＯＳトランジスタＱ９１の電流通路の一端は、上記第１の入力端子ＷＬＤＶ_ｉｎに対応しており、信号ＷＬＤＶ＜０＞〜ＷＬＤＶ＜３＞が供給される。このＭＯＳトランジスタＱ９１の電流通路の他端と接地点Ｖｓｓ間には、ＭＯＳトランジスタＱ９２の電流通路が接続されている。これらＭＯＳトランジスタＱ９１，Ｑ９２のゲートは上記第３の入力端子ＲＤ_ｉｎに対応しており、信号ｂＲＤＯＵＴが供給される。上記ＭＯＳトランジスタＱ９１，Ｑ９２の電流通路の接続点は、出力端子ＷＬ_ｏｕｔに対応し、信号ＷＬ＜０＞〜ＷＬ＜３＞を出力する。また、上記ＭＯＳトランジスタＱ９１，Ｑ９２の電流通路の接続点と接地点Ｖｓｓ間には、ＭＯＳトランジスタＱ９３の電流通路が接続され、このＭＯＳトランジスタＱ９３のゲートは上記第２の入力端子に対応しており、ワード線をリセットするための信号ＷＬＲＳＴが供給されるようになっている。
【０２１０】
なお、図３７や図４０に示した回路におけるＸデコーダ１５３やワード線ドライバ３４Ａ，３４Ａ（ｌｏｗ），３４Ａ（ｕｐ）も、上記図５３に示したＸデコーダや図５４及び図５５に示したワード線ドライバと同様な構成を用いることができる。
【０２１１】
次に、上述した本第７の実施の形態に係る半導体記憶装置の動作を説明する。
【０２１２】
テストモードにエントリー後、ＴＳＴＣＷＬ＝“Ｈ”となる。１サイクル目にバンクアクティブコマンドを受け付けると、ＸＢＬＫＰ_ｎ＝“Ｈ”（またはＸＢＬＫＰ_ｎ＋１＝“Ｈ”でも良い）、ＷＬＥ＝“Ｈ”となり、ＴＲＤＥ＝“Ｈ”となる。ＸプレデコーダからアドレスＸ_ＡＤＤが出力され、それによって決まるＸデコーダ１５３がＲＤＯＵＴ＝“Ｈ”を出力する。
【０２１３】
リダンダンシ・ミスの場合、ｂＴＨＩＴ＝“Ｈ”であるので、ｂＲＤＯＵＴドライバ＆ラッチ回路１５２’はｂＲＤＯＵＴ＝“Ｌ”を出力してワード線ドライバ３４Ａを活性化し、且つラッチ回路２１０でこのリダンダンシ・ミスの状態を保持する。そして、アドレスＸ_ＡＤＤ０１をデコードした信号ＷＬＤＶによって決まるワード線ＷＬが活性化する。センスアンプの活性化、保持動作については第３の実施の形態と同様である。
【０２１４】
第３の実施の形態と同様に、自己リセットが働きＷＬＥ＝“Ｌ”、ＴＲＤＥ＝“Ｌ”となる。これを受けてＸデコーダがＲＤＯＵＴ＝“Ｌ”を出力するが、ＴＳＴＣＷＬ＝“Ｈ”であるで、図５２に示した回路におけるラッチ回路２１０にてｂＲＤＯＵＴ＝“Ｌ”が保持される。つまり、発生したワード線活性化信号ｂＲＤＯＵＴが保持されたことになる。次以降のサイクルでリダンダンシ・ヒットとなり、ｂＴＨＩＴ＝“Ｌ”となっても、一度ラッチ回路２１０にリダンダンシ・ミスの状態が保持されると、ＴＳＴＣＷＬ＝“Ｈ”の期間、この情報は保持され続ける。また、ＷＬＥ＝“Ｌ”となっても、第３の実施の形態の場合と同様にＷＬＤＶ＝“Ｈ”を保持しているため、ワード線ＷＬは活性化状態を保持する。
【０２１５】
２サイクル目にバンクアクティブコマンドを受け付け、次のアドレス情報を受け入れる。ＷＬＥ＝“Ｈ”となりＴＲＤＥ＝“Ｈ”となる。ＸプレデコーダよりアドレスＸ_ＡＤＤが出力され、それによって決まるＸデコーダ１５３がＲＤＯＵＴ＝“Ｈ”を出力する。リダンダンシ・ミスの場合、１サイクル目と同様にｂＲＤＯＵＴドライバ＆ラッチ回路１５２’はｂＲＤＯＵＴ＝“Ｌ”を出力してワード線ドライバ３４Ａを活性化し、且つラッチ回路２１０でこのリダンダンシ・ミスの状態を保持する。そして、１サイクル目と同様にアドレスＸ_ＡＤＤ０１をデコードした信号ＷＬＤＶによって決まるワード線ＷＬが活性化する。
【０２１６】
これに対し、リダンダンシ・ヒットの場合には、ｂＴＨＩＴ＝“Ｌ”であるので、ｂＲＤＯＵＴドライバ＆ラッチ回路１５２’は信号ＲＤＯＵＴの入力によらず、ｂＲＤＯＵＴ＝“Ｈ”を出力してワード線ドライバ３４Ａを非活性化する。そして、アドレスＸ_ＡＤＤ０１をデコードしたＷＬＤＶ＝“Ｈ”となるが、ワード線ＷＬは非活性化状態を維持する。
【０２１７】
次サイクル以降でリダンダンシ・ミスとなり、ｂＴＨＩＴ＝“Ｈ”となっても、過去にヒットしたＸデコーダの出力ＲＤＯＵＴは毎サイクル“Ｌ”レベルにリセットされるため、不良ワード線に対する信号ｂＲＤＯＵＴが誤って“Ｌ”レベルとなることはない。
【０２１８】
なお、前述した第４乃至第７の実施の形態におけるＸデコーダ１５３からの信号ＲＤＯＵＴの出力は、リダンダンシ情報の確定を待つ必要がある。これにはＴＲＤＥ＝“Ｈ”を遅らせることにより、Ｘデコーダ１５３の活性化タイミングを遅らせ、リダンダンシ情報の確定（ｂＴＨＩＴ＝“Ｌ”または“Ｈ”の確定）を待てば良い。しかしながら、通常動作時にＴＲＤＥ＝“Ｈ”を遅らせることは、ワード線ＷＬの立ち上がりを遅らせることになり、メモリセルへのアクセススピード（パフォーマンス）を悪化させることになる。そこで、本発明ではテストモード時にのみＴＲＤＥ＝“Ｈ”を遅らすことを可能にしている。
【０２１９】
すなわち、図３５または図５１に示したＴＲＤＥ制御回路において、ＴＳＴＣＷＬ＝“Ｌ”、つまり通常動作の場合にはＴＲＤＥはＸＢＬＫＰ_ｎ＝“Ｈ”（またはＸＢＬＫＰ_ｎ＋１＝“Ｈ”）を受けてＴＲＤＥ＝“Ｈ”となる。しかしながら、ＴＳＴＣＷＬ＝“Ｈ”、つまりテストモ−ド時の場合にはＴＲＤＥはＷＬＥ＝“Ｈ”を受けてＴＲＤＥ＝“Ｈ”となる。
【０２２０】
信号ＷＬＥはＸ_ＡＤＤの確定よりも後で、且つリダンダンシ情報の確定後に立ち上がる信号である。このため信号ＷＬＥの変化を受けてから立ち上がる信号ＴＲＤＥは、必然的にリダンダンシ情報の確定後に立ち上がることになる。これよって、信号ＲＤＯＵＴはリダンダンシ情報の確定を待ってから活性化することになる。
【０２２１】
上記信号ＲＤＯＵＴの出力は、リダンダンシ情報の確定を待つ手段として、Ｘ_ＡＤＤの活性化を遅らせることでも、同様な効果を得ることができる。
【０２２２】
例えばロウデコーダ３３Ａに入力するＸ_ＡＤＤ２３，Ｘ_ＡＤＤ４５，Ｘ_ＡＤＤ６７８を出力するＸプレデコーダ８９（図１５参照）を、毎サイクルロウレベルにリセットするＸプレデコーダ８８に代える。そしてｂＲＰＲＥ＝“Ｈ”によるＸ_ＡＤＤ２３，Ｘ_ＡＤＤ４５，Ｘ_ＡＤＤ６７８のプリチャージ解除タイミングをリダンダンシ情報の確定後にして、Ｘ_ＡＤＤの活性化を遅らせる。これよって、信号ＲＤＯＵＴは、リダンダンシ情報の確定を待ってから活性化することになる。
【０２２３】
また、前述した第３乃至第７の実施の形態に係る半導体記憶装置においては、下記（Ａ），（Ｂ）のような条件を満たさなければならない。
【０２２４】
（Ａ）１つのメモリブロックに対して活性化するＷＬＤＶ信号は１つだけである（本来アクセスしていないワード線や、置き換えられて本来選択されるべきではない不良ワード線を選択しないために必要な条件）。
【０２２５】
（Ｂ）同様に、スペアセルアレイであるメモリブロックに対して活性化するＷＬＤＶ信号は１つだけである（本来、スタックドワード線テストモードで置き換えに使用されないことが確かなスペアワード線を選択しないために必要な条件）。
【０２２６】
上記（Ａ）の条件を満たすためには、入力アドレスＡＲ_ＡＤＤ０，ＡＲ_ＡＤＤ１、すなわちＷＬＤＶを選択するＸ_ＡＤＤ０１は固定する必要がある。
【０２２７】
つまりワード線の選択は、図３７、図４０、図５０及び図５４に見られるように、入力アドレスによって複数ある信号ＷＬＤＶ＜０：３＞の内から１つ選択し、且つ複数個あるロウデコーダ３３Ａの中から１個を選択することによってなされる。従って、スタックドワード線テストモード時に、既に複数のＷＬＤＶ信号が活性化している状態で、新たな入力アドレスにより新たなロウデコーダ３３Ａを選択すると（ｂＲＤＯＵＴ＝“Ｈ”→“Ｌ”）、メモリブロック内で複数のワード線が同時に活性化される。しかし、この内の１本以外は本来アクセスしていないワード線である。
【０２２８】
またメモリブロックに対して、あるＷＬＤＶ信号とあるロウデコーダが既に活性化されている状態で別のロウデコーダを選択する際に、既に活性化しているＷＬＤＶ信号とは別のＷＬＤＶ信号を選択してしまうと、既に活性化されていたロウデコーダと新たに選択されたＷＬＤＶ信号とによってワード線が活性化される。しかしながら、このワード線は本来アクセスしていないワード線である。よって、この本来アクセスしていないワード線が不良ワード線であれば、不良ワード線が選択されてしまう状況が起こり得る。
【０２２９】
通常、不良ワード線がアクセスされる際には、図３７や図４０においてｂＴＨＩＴＰ＝“Ｌ”となったり、図５０においてｂＴＨＩＴ＝“Ｌ”となることで、ｂＲＤＯＵＴ＝“Ｌ”とはならないため、不良ワード線が活性化されることはない。これはスタックドワード線テストモード時に、１つのメモリブロックに対して活性化するＷＬＤＶ信号が１つだけの場合も同様である。
【０２３０】
しかしながら、スタックドワード線テストモード時に、１つのメモリブロックに対して活性化するＷＬＤＶ信号が複数で、且つ不良ワード線に対応するロウデコーダ３３Ａと、不良ワード線に対応するＷＬＤＶ信号とは異なるＷＬＤＶ信号によって選択されるワード線がリダンダンシによって置きかえられていない場合には状況が異なる。具体的には、図３７、図４０及び図５０において、１個のロウデコーダ３３Ａによって選択され得るワード線は４つのＷＬＤＶ信号それぞれに対する４つのワード線であるが、リダンダンシによる置き換えが２本単位や１本単位である場合である。この場合、不良ワード線に対応するロウデコーダ３３Ａと、不良ワード線に対応するＷＬＤＶ信号とは異なるＷＬＤＶ信号によって選択されるワード線が、不良ワード線を含む置きかえ単位（不良エレメント）に含まれていなければ、このワード線を選択して活性化することができる。これは不良ワード線に対応するロウデコーダ３３Ａの出力において、ｂＲＤＯＵＴ＝“Ｌ”とすることができるということである。つまり、スタックドワード線テストモード時に、１つのメモリブロックに対して複数のＷＬＤＶ信号を活性化することは、不良ワード線に対応するロウデコーダ３３Ａの出力において、ｂＲＤＯＵＴ＝“Ｌ”とすることと、不良ワード線に対応するＷＬＤＶ信号を活性化することを別々のサイクルで行うことを可能にするため、不良ワード線の活性化を可能にしてしまう。従って、このような状況を回避するためには、１つのメモリブロックに対して活性化するＷＬＤＶ信号は１つだけにする必要があり、具体的には１つのメモリブロック内で複数のワード線にアクセスする際には複数のＷＬＤＶ信号から１つのＷＬＤＶ信号を選択するためのアドレスは固定する必要がある。
【０２３１】
ところで、不良ワード線を２本単位で置きかえるのを前提とした場合、置きかえ単位のスペアワード線２本の内の１本を選択するアドレスは、ノーマルワード線で使用するアドレスＡＲ_ＡＤＤ０と同じであるが、もう１つのアドレスＲＡＲ_ＡＤＤ１はノーマルワード線で使用するアドレスＡＲ_ＡＤＤ１とは異なる。従って、条件（Ｂ）を満たすためには、スタックドワード線テストモード時に一緒に活性化することが可能な複数のワード線内の複数の不良ワード線を、１つのスペアセルアレイ内の複数のスペアワード線で置き換えるときに、この置き換えに使われた複数のスペアエレメントに対するＲＡＲ_ＡＤＤ１を揃える必要がある。
【０２３２】
もし、スタックドワード線テストモード時に一緒に活性化することが可能な複数のワード線内の複数の不良ワード線（不良エレメント）を、スペアセルアレイであるメモリブロック内の複数のスペアワード線（スペアエレメント）で置きかえる時に、その置きかえに使用された複数のスペアワード線（スペアエレメント）が同一のＷＬＤＶ信号に対応していなければ、スタックドワード線テストモード時にスペアセルアレイであるメモリブロックに対して活性化する複数のＷＬＤＶ信号と選択されるリダンダンシロウデコーダとの組み合わせで、置きかえに使用されていないスペアワード線も一緒に活性化されてしまう。
【０２３３】
［第８の実施の形態］
図５６は、本発明の第８の実施の形態に係る半導体記憶装置について説明するためのもので、リダンダンシシステムの概略図である。不良アドレスをプログラムするためのアドレスフューズ（ＦＵＳＥｎ：ｎはアドレス）と、リダンダンシエレメントを使用しないときに、リダンダンシエレメントが選択されるのを防ぐためのマスターフューズ（ＦＵＳＥＭ）全体をフューズセットＦＳと呼ぶ。図５６中のフューズラッチ回路（ＦＬＡＴＣＨｎ）１６６は、具体的には図５７に示すようにＰチャネル型ＭＯＳトランジスタＱ５０、Ｎチャネル型ＭＯＳトランジスタＱ５１、及びインバータ１６９〜１７１によって構成された回路である。この回路では、フューズの状態（ブロウ（Blow）されているか否か）によって、フューズ初期化信号ＦＩＮＩＴＰ，ＦＩＮＩＴＮを図５８のように変化させた後の出力ＦＯＵＴｎが決定される。そして、各アドレス毎に入力アドレスＡｎと対応するＦＯＵＴｎの一致不一致をアドレス比較器（ＡＣＯＭＰｎ）１６７にて比較し、全てのアドレスに関して入力アドレスとプログラムアドレスが一致し、且つマスターフューズがブロウされていれば、ヒット検知器１６８がリダンダンシモードであることを示す信号ｂＨＩＴを活性化する。
【０２３４】
図５９は、リダンダンシエレメントに不良がないかをフューズブロウ前にテストするリダンダンシテスト機能をもったリダンダンシシステムの概略図である。フューズラッチ回路１６６の出力ＦＯＵＴｎ（ｎ：アドレス）は、各フューズセットＦＳのアドレス比較器１６７の入力端子ＴａまたはＴｂに接続される。この接続の相違により、フューズブロー処理前に対応する出力ＦＨＩＴｎが活性化されたとき（“Ｈ”になったとき）、各アドレスのアドレス比較器１６７の入力アドレスＡｎを代えることができる。つまりフューズラッチ回路１６６が図５７に示すような構成であれば、フューズイニシャライズ後の出力ＦＯＵＴｎは“Ｌ”となるので、ＦＯＵＴｎが入力端子Ｔａに接続されていれば、入力アドレスＡｎが“Ｌ”の時にＦＨＩＴｎが“Ｈ”となり、逆に入力端子Ｔｂに接続されていれば、入力アドレスＡｎが“Ｈ”の時にＦＨＩＴｎが“Ｈ”となる。そして、フューズセット内の全てのアドレスフューズに関するこの接続の仕方を各フューズセットそれぞれにユニークなものとしておく。そして、リダンダンシテスト時にはＴＥＳＴ信号を“Ｈ”にすることで擬似的にマスターフューズをブロウしてＦＯＵＴＭが“Ｈ”になったのと同じ状態を作り、アドレス比較器１６７の入力端の接続で決まった対応するアドレス（プリプログラムアドレス）を入力することで、特定のフューズセットだけを選択的にＨＩＴすることで対応するリダンダンシエレメントをテストする。
【０２３５】
次に、リダンダンシエレメントと対応する救済領域の関係を不良カラム選択線（不良ＣＳＬ）をディセーブル状態にして、代わりにスペアＣＳＬを活性化して置き換えるカラムリダンダンシシステムにおいて、入力ロウアドレスによりスペアＣＳＬで選択される複数のスペアセルを分割し、個々のカラムリダンダンシエレメントとするシステムを例に説明する。
【０２３６】
カラムリダンダンシシステムは、メモリセルアレイ内の入力ロウドレスに対応したロウがアクセスされた状態で（あるワード線が活性化された状態で）、メモリセルアレイ内の欠陥に対応するカラムアドレスが入力した場合に、そのロウ上で、そのカラムアドレスに対応したセルにアクセスする（ノーマルＣＳＬが活性化して欠陥セルと同じカラムアドレスのセルにリード／ライトする）代わりに、同じロウ上のリダンダンシ用のスペアセルにアクセス（スペアＣＳＬが活性化してスペアセルにリード／ライト）するものである。一般にカラムリダンダンシは、セル毎にスペアセルで置き換えるのではなく、同一のカラム内の欠陥セルを含む複数のセルをスペアカラム内の複数のセルで置き換える。このような置き換え単位であるスペアセルの集合をリダンダンシエレメントという。このカラムリダンダンシエレメントは、複数のロウに対応するセルを含んでいる。
【０２３７】
ワード線が活性化してＣＳＬが活性化されれば、それがノーマルＣＳＬであろうとスペアＣＳＬであろうと、活性化されたワード線と活性化されたＣＳＬで指定されるセルにはリード／ライトが行われる。ここでワード線が複数本同時に活性化した状態にあり、そのうちの１本に欠陥を含み、それをカラムリダンダンシで救済する場合を考えると、その欠陥に対応するカラムアドレスが入力して、カラムアドレスに対応したノーマルＣＳＬの代わりにスペアＣＳＬが活性化されてリード／ライトすると、欠陥を含まない他のワード線においても入力カラムアドレスに対応したセルにはリード／ライトされずにスペアＣＳＬに対応したセルにリード／ライトされる。
【０２３８】
このように、同時に活性化されるワード線上のセルをカラムリダンダンシで置き換える場合には必ず一緒に置き換えられる。従って、同時に活性化した状態にあり同時にリード／ライトされるロウ（ワード線）に対応する（属する）スペアセルは同じカラムリダンダンシエレメントに属する。逆の見方をすれば、同時にリード／ライトされないロウ（ワード線）に対応する（属する）スペアセルは同じカラムリダンダンシエレメントに属していなくても構わない。
【０２３９】
図６０は、メモリセルアレイから、隣接するメモリブロック内のビット線対でセンスアンプを共有した、２つのメモリブロックを切り出したものである。この２つのメモリブロックが、例えばロウアドレスＡＲ８，ＡＲ９によって決まるＡ，Ｂ，Ｃ，Ｄの４個の領域に分割されていると仮定する。今、ロウアドレスが入力され、この２つのメモリブロック内で１本のワード線しか活性化されないとすれば、活性化されるワード線は領域Ａ，Ｂ，Ｃ，Ｄのいずれかの中にある。同時にリード／ライトされないロウ（ワード線）に対応する（属する）スペアセルは同じカラムリダンダンシエレメントに属していなくても良いので、スペアＣＳＬで選択される複数のスペアセルをロウアドレスＡＲ８，ＡＲ９で４つに分類し、それぞれのスペアセルの集合をカラムリダンダンシエレメントすることが可能である。このようにすれば１本のスペアＣＳＬで選択される複数のスペアセルがロウアドレスＡＲ８，ＡＲ９によって決まる４個のリダンダンシエレメントＲＥＬＥＭＥＮＴ＜０：３＞で構成されるようになる。よって、このようなカラムリダンダンシシステムはスペアカラム（スペアセル）を増やすことなく（スペアＣＳＬを増やすことなく）リダンダンシエレメントを増やすことが可能となるので、面積効率の良いリダンダンシシステムである。
【０２４０】
スペアエレメントＲＥＬＥＭＥＮＴ＜０：３＞それぞれにフューズセットが対応していれば、ＲＥＬＥＭＥＮＴ＜０：３＞の各リダンダンシエレメントは異なるカラムアドレスを置き換えるようにプログラムすることが可能である。各フューズセットに、この２つのメモリブロック内の全てのＣＳＬのアドレスをプログラムできれば、ＲＥＬＥＭＥＮＴ＜０：３＞はそれぞれ、領域Ａ，Ｂ，Ｃ，Ｄの全ての不良セルを置き換えることが可能である。ここでフューズセットによりプログラム可能なリダンダンシエレメントが、その領域内のいかなるエレメントをも置き換えることができる領域を、フューズセットに対する救済領域と呼ぶ（ここで、どのフューズセットがどのリダンダンシエレメントに対応するかは必ずしも固定されている必要はない）。つまり、ＲＬＥＭＥＮＴ＜０：３＞それぞれのフューズセットに対応する救済領域は、それぞれＡ，Ｂ，Ｃ，Ｄということになる。
【０２４１】
図６０に示すメモリブロックでは、センスアンプ領域（センスアンプバンク）で囲まれたメモリブロック内をＣＳＬと同じ方向に走るビット線対は、ビット線対毎に交互に左右のセンスアンプに接続されている（図示せず）。従って、この２つのメモリブロック内ではロウアドレスＡＲ８，ＡＲ９を使って４つのカラム救済領域を設定しているので、１つのビット線対に接続される複数のメモリセルは２つの救済領域に分かれることになる。つまりビット線を分割するように救済領域が設定されている。
【０２４２】
また、同時にリード／ライトされるロウ（ワード線）に対応するスペアセルは同じカラムリダンダンシエレメントに属することから、同時に活性化した状態にあり同時にリード／ライトされるロウ（ワード線）は同じカラム救済領域内になければならないことになる。逆に異なるカラム救済領域のカラムリダンダンシエレメントに対するフューズセットには異なる不良カラムアドレスがプログラムされる可能性があるので、異なるカラム救済領域に属するワード線には同時にリード／ライトできない。つまりあるカラム救済領域内において不良カラムアドレスが入力し不良エレメントをリダンダンシエレメントで置き換えるという動作が、別の救済領域ではその入力アドレスは不良カラムアドレスではない場合にノーマルエレメントを選択するという動作と辻褄が合わない。これは実際の置き換えが、メモリセルアレイ全体に渡り複数の救済領域を横断して走るノーマルＣＳＬをスペアＣＳＬで置き換えることで実行されるからで、救済領域毎に異なるＣＳＬまたはスペアＣＳＬに属するエレメントに同時にアクセスすることはできないからである。
【０２４３】
実際の制御は、図６１に示すようなフューズセット選択信号発生回路の出力ＦＳＥＬ＜０：３＞を使って、少なくとも１つのワード線が活性化されているカラム救済領域内のリダンダンシエレメントに対応したＨＩＴする可能性があるフューズセットを予め（カラムアドレスが入力する前に）選び、図６２に示すようなフューズセット選択回路でアドレス比較器１６７以降の回路を複数のフューズセットで共有したりする。
【０２４４】
図６１に示すフューズセット選択信号発生回路は、インバータ１８０，１８１とアンドゲート１８２〜１８５により構成されている。信号ＡＲ８は、インバータ１８０の入力端、及びアンドゲート１８３，１８５の一方の入力端にそれぞれ供給される。信号ＡＲ９は、インバータ１８１の入力端、及びアンドゲート１８４の一方の入力端、及びアンドゲート１８５の他方の入力端にそれぞれ供給される。上記インバータ１８０の出力信号は、アンドゲート１８２の一方の入力端、及びアンドゲート１８４の他方の入力端に供給される。上記インバータ１８１の出力信号は、アンドゲート１８２の他方の入力端、及びアンドゲート１８３の他方の入力端に供給される。そして、上記各アンドゲート１８２〜１８５の出力端からヒューズセット選択信号ＦＳＥＬ＜０＞〜ＦＳＥＬ＜３＞が出力される。
【０２４５】
図６２に示すフューズセット選択回路は、インバータ１９０−０〜１９０−３、Ｐチャネル型ＭＯＳトランジスタＱ６０−０〜Ｑ６０−３，Ｑ６１−０〜Ｑ６１−３、及びＮチャネル型ＭＯＳトランジスタＱ６２−０〜Ｑ６２−３，Ｑ６３−０〜Ｑ６３−３から構成されている。
【０２４６】
上記各ＭＯＳトランジスタＱ６０−０，Ｑ６１−０，Ｑ６２−０，Ｑ６３−０の電流通路は、内部電源Ｖｉｎｔと接地点Ｖｓｓ間に直列接続されている。上記ＭＯＳトランジスタＱ６０−０，Ｑ６３−０のゲートには、フューズラッチ回路（ＦＬＡＴＣＨｎ＜０＞）の出力ＦＯＵＴｎ＜０＞が供給される。上記ＭＯＳトランジスタＱ６２−０のゲートには、上記ヒューズセット選択信号ＦＳＥＬ＜０＞が供給される。更に、上記ＭＯＳトランジスタＱ６１−０のゲートには、上記ヒューズセット選択信号ＦＳＥＬ＜０＞がインバータ１９０−０を経由して供給される。
【０２４７】
フューズラッチ回路ＦＬＡＴＣＨｎ＜１＞〜ＦＬＡＴＣＨｎ＜３＞に対応する回路部も上記フューズラッチ回路ＦＬＡＴＣＨｎ＜０＞と同様に構成されている。
【０２４８】
次に、図６０及び図６３を元に救済領域の決め方について述べる。ここでは、仮に全体で１６Ｍビットのメモリセルアレイを想定し、これが３２個の５１２Ｋビットのメモリブロックから構成されているものとする。隣接するメモリブロック内のビット線対は、メモリブロックの境界にあるセンスアンプバンク内で繰り返されたセンスアンプを共有している。また、このメモリセルアレイの上位ロウアドレスのビットマップ（ＡＲ９〜ＡＲ１２）は図６３に示すように割り当てられ、ロウアドレスＡＲ０〜ＡＲ１２で指定される１６Ｋ本のワード線が存在し、カラムリダンダンシ用の４本のスペアＣＳＬを備えている。ここで、１６Ｋのワード線に対して、ロウアドレスはＡＲ１２までしかないことから、このメモリセルアレイ内ではノーマル動作時２本のワード線が同時活性化される。
【０２４９】
ここで、ロウアドレスによるカラムリダンダンシの救済領域の設定は以下のような手順で進められる。メモリセルアレイ内の不良分布予測から、救済領域１Ｍビットあたり４リダンダンシエレメントの救済効率のカラムリダンダンシシステムが必要と仮定すると、１６Ｍビットのメモリセルアレイ全体は、４ロウアドレスビット（２４＝１６）のロウアドレスを使い、１６の救済領域（Repair Region）＜０：１５＞に分割される。１つの救済領域全体の規模は１Ｍビットである。
【０２５０】
そして、さらにテストモード等の特殊動作モード時に４本のワード線を同時活性化し（例えばＡＲ１２情報をバイパスすることで４本同時活性）、ＣＳＬを活性化することで、この４ワード線上のセルに同時に独立なデータをリード／ライトすることが求められるとすると、この同時活性化される４本のワード線は同じカラム救済領域内になければならない。またこの同時活性化される４ワード線は、データ破壊が起こらないようにするために同一のメモリブロック内で活性化されてはならないし、しかもメモリブロック内のビット線対でセンスアンプを共有する隣接ブロック内でも活性化されてはならない。
【０２５１】
実際には、メモリセルアレイ内で同時に独立なデータをリード／ライトできるワード線の本数は、そのメモリセルアレイのデータ線の構造で決まる。このことを図６４に示すような階層的なデータ線構造を例にとって説明する。階層的なデータ線構造を有するメモリについては、例えばUSP.No.5,546,349及びIEEE JORNAL OF SOLID-STATE CIRCUIT,VOL.31,No4.APRIL 1996,"A 286mm２ 256MDRAM with X32 Bath Ends DQ"に記載されている。
【０２５２】
このメモリセルアレイ上には、データをリード／ライトするためのマスターＤＱ線対（ＭＤＱＰ：Master DQ line Pair）が、ＭＤＱＰａ＜０：３＞，ＭＤＱＰｂ＜０：３＞，ＭＤＱＰｃ＜０：３＞，ＭＤＱＰｄ＜０：３＞の合計、１６ペアあり、従って、このアレイ全体で１６ビットの独立なデータをリード／ライトできる。各ＭＤＱＰは、図中の黒丸で表されたセンスアンプバンク中のＭＤＱスイッチを介して、センスアンプバンク内を走るローカルＤＱ線対（Local DQ Line Pair：図示せず）に接続される。今、メモリセルアレイ全体の１／４の領域ａの中の一番左の５１２Ｋビットのメモリブロック内でワード線が活性化されるとすると、このメモリブロックの両側のセンスアンプバンクが活性化され、ワード線上の全てのデータが増幅される。ここでＣＳＬが活性化されると、４ビット線対上の４ビットのデータが、両側のセンスアンプバンク内を２ペア（２ビット）ずつ走るＬＤＱ線対に伝達され、これがＭＤＱスイッチを介してＭＤＱＰａ＜０：３＞に伝達される。
【０２５３】
領域ａ内のメモリブロックは全て、同じＭＤＱＰａ＜０：３＞を介してリード／ライトを行うことから、領域ａ内で複数のワード線を活性化しても、その複数のワード線に独立に（異なる）データをリード／ライトすることはできない。従って、領域ａ内で同時に独立なデータをリード／ライトできるワード線の本数は１本である。このように考えていくと、このメモリセルアレイ全体で同時に独立なデータをリード／ライトできるワード線の本数は、４本ということになる。
【０２５４】
メモリセルアレイ上には必要最低限の数のデータ線しか配置されないので、この４ワード線上のセルに同時に独立なデータをリード／ライトすることが可能なデータ線構造であれば当然、カラムリダンダンシで置き換えが行われた場合でも、この４ワード線上のセルに同時に独立なデータを正しくリード／ライトすることが求められる。
【０２５５】
上記図６３には、以上の条件を満たす救済領域が示されており、１Ｍビットの救済領域は４つのリンクした２５６Ｋビットの部分救済領域から構成され、１本のビット線を２分割するように救済領域が設定されている。つまりスペアセル全体をカラム救済領域設定ロウアドレスＡＲ１１，ＡＲ１０，ＡＲ９，ＡＲ８によって分割しそれぞれをカラムリダンダンシエレメントとしている。言い換えるならば、カラム救済領域設定ロウアドレスＡＲ１１，ＡＲ１０，ＡＲ９，ＡＲ８の組み合わせが異なるセルは別の救済領域に属する。また各救済領域に対するリダンダンシエレメントは、その救済領域を構成する４つの部分救済領域それぞれの中の同一のスペアＣＳＬに属する部分リダンダンシエレメント４つから構成され、１つのリダンダンシエレメントを構成するそのリンクされた４つの部分リダンダンシエレメントは、不良をもつノーマルエレメントを構成する（同一のＣＳＬに属し、同一のカラムアドレスの）４つの部分ノーマルエレメントを同時に置き換える。
【０２５６】
このように、本第８の実施の形態におけるカラム救済領域設定ロウアドレスの選び方というのは、データ線構造から決まる、メモリセルアレイ内で同時に活性化され独立なデータをリード／ライト可能なワード線が同一救済領域に属するという条件内で上位アドレスから順番に救済領域設定ロウアドレスとして割り付けている。つまりＡＲ１２情報をバイパスして同時活性化される４ワード線が同じ救済領域内にあるためにカラム救済領域設定ロウアドレスからＡＲ１２をはずし、それ以外の上位アドレスから順にＡＲ１１，ＡＲ１０，ＡＲ９，ＡＲ８をカラム救済領域設定ロウアドレスとしている。
【０２５７】
上位アドレスから順番に選ぶのは、その複数がリンクして１つの救済領域を構成する部分救済領域が必要以上に細分化されるのを防ぐためである。例えば図６０及び図６３の例では、１つのビット線対上のメモリブロックはロウアドレスＡＲ８によって丁度真中から２つの異なる救済領域に分けられている。ここで、例えば特定のビット線対上にこの２つの救済領域の境界を跨ぐような中規模の不良があった場合（例えばクラスター状の不良）、その不良を救済するためには各救済領域から１つずつ合計２つのリダンダンシエレメントが必要になる。カラム救済領域設定ロウアドレスにＡＲ７以下の下位アドレスを使用すると１つのビット線対上の救済領域の境界の数が増えるので、中規模の不良が救済領域の境界を跨ぎ救済に２つのリダンダンシエレメントが必要となる確率が高くなってしまう。このことを一般化して言うと、カラム救済領域設定ロウアドレスを上位アドレスから順に割り付けて行かないと、部分救済領域が不必要に細分化され、救済領域を跨ぐような不良が発生する確率が高くなる。この結果、メモリセルアレイ全体の救済効率を若干落としてしまう。以上を考慮し、上位アドレスから順にカラム救済領域設定ロウアドレスとして割り当てている。
【０２５８】
［第９の実施の形態］
次に、本発明の第９の実施の形態に係る半導体記憶装置について説明する。前述した第８の実施の形態によるカラムリダンダンシの救済領域の設定方法は、スタックドワード線テストモード（Multiple WL Test Mode）に制限を与える。すなわち、スタックドワード線テストモードでは、予めデータを書き込んだ多数のワード線を数サイクルに渡り順次活性化したりするが、これは各サイクルで上位アドレス（スタックアドレス）を順次インクリメントすることにより実現される。上記の例でスタックアドレスとしてＡＲ８を選ぶことは、同一のビット線にセルトランジスタを介して接続する２本のワード線を順次活性化する（可能なら同時活性化しても構わないが）ということである。実際には、５１２Ｋビットのメモリブロック内の片側半分から１本、もう片側半分から１本ワード線が活性化される。
【０２５９】
この２本のワード線上のセルに予め書き込まれたデータの極性が反対だとビット線対上でデータの衝突が起こるため、スタックされた２本のワード線上で、同一のビット線対にセルトランジスタを介して接続される２つのセルには同一データを書き込もうとするはずである。しかしながら、図６５を見るとわかるように、最初に活性化されたワード線ＷＬ_０上には、ＷＬ_０が属する部分救済領域に対する部分リダンダンシエレメントによって置き換えられることによりデータが書き込まれていないセル（そのカラムアドレスは欠陥を含む部分不良エレメントのアドレスである）が存在する場合がある。このセルのデータは不定であるから、ＷＬ_０が活性化されこのセルからのデータがビット線対上に読み出された後、センスアンプによって増幅される（リストアされる）結果も不定である。従って、このビット線対上でリストアされたデータの極性と、このビット線対上で次にアクセスされるＷＬ_１に書き込まれたデータの極性が異なり、次にＷＬ_１が活性化したときに既にビット線対上でリストアされた逆データで、ＷＬ_１に書き込まれたデータが破壊されるという状況が起こり得る。これはＷＬ_０が属する部分救済領域内で部分リダンダンシエレメントにより置き換えられた部分不良エレメントと同一のカラムアドレスを持つ、ＷＬ_１が属する部分救済領域内の部分ノーマルエレメントが正常で、その救済領域に対する部分リダンダンシエレメントで置き換えられていない場合に生じる。
【０２６０】
そこで、本第９の実施の形態では、例えばスタックドワード線テストモードにおいて、同一ビット線対にセルトランジスタを介して接続する複数のワード線を一緒に活性化することが可能なシステムにおいて、ロウアドレスによりカラムリダンダンシの救済領域を設定するカラムリダンダンシシステムに関して、ビット線を分割するように救済領域を設定する際に上記一緒に活性化される複数のワード線が同一の救済領域に属するように救済領域を設定するようにしている。
【０２６１】
つまり、カラム救済領域設定ロウアドレスを第８の実施の形態におけるＡＲ８からＡＲ７に変更すれば、同じメモリブロック内でスタックされるワード線を同じ救済領域に属させることができる。
【０２６２】
こうしておけば、図６６に示すように、最初に活性化されるワード線ＷＬ_０上で部分リダンダンシエレメントで置き換えられることによってデータを書き込まれないセルと同一ビット線対上の、スタックアドレスＡＲ８をインクリメントして、次に活性化されるワード線ＷＬ_１に属するセルも、リンクされた別の部分リダンダンシエレメントで同時に置き換えられているので、データは書きこまれていない。よって、最初に活性化されるワード線上の不定セルによるデータ破壊は起こらない。
【０２６３】
本第９の実施の形態は、同一のメモリブロック内でスタックされる複数のワード線に合わせて救済領域を設定している。既に述べたようにシステム上（レイアウト上）の制約からスタックされるアドレスは自由に決めることはできないが、カラム救済領域設定ロウアドレスは自由に変更することができる。なぜなら図６１のようなフューズセット選択回路に入力するロウアドレスを変更するだけで実現できるからである。
【０２６４】
よって、本第９の実施の形態により、ビット線を分割するように救済領域が設定された場合にも、同一ビット線対に接続する２本のワード線を順次（同時でも可）一緒に活性化することが可能となる。
【０２６５】
［第１０の実施の形態］
本発明の第１０の実施の形態に係る半導体記憶装置は、同一ビット線対にセルトランジスタを介して接続する複数のワード線を一緒に活性化することが可能なシステムにおいて、ロウアドレスによりカラムリダンダンシの救済領域を設定するカラムリダンダンシシステムに関して、ビット線を分割するように救済領域を設定する際に上記一緒に活性化される複数のワード線が同一の救済領域に属するように救済領域を設定する場合に、更に１つの救済領域を構成するリンクされた部分救済領域の数が最小となるように救済領域を設定するものである。
【０２６６】
前記第９の実施の形態においては、同一ビット線対にセルトランジスタを介して接続する複数のワード線を一緒に活性化することが可能なシステムにおいて、ロウアドレスによりカラムリダンダンシの救済領域を設定するカラムリダンダンシシステムに関して、ビット線を分割するように救済領域を設定する際に上記一緒に活性化される複数のワード線が同一の救済領域に属するように、救済領域設定ロウアドレスとしてのＡＲ８を使用せずにＡＲ７を使用した。こうすることにより、リンクした部分救済領域の１つ１つ（またはリンクした部分リダンダンシエレメントの１つ１つ）は、図６６に示すようにビット線の１／４以下の幅になる。
【０２６７】
しかしながら、他の救済領域設定ロウアドレスとして、アドレスＡＲ７より下位のアドレスを選択すると下記（４），（５）のような問題が生ずる。
【０２６８】
（４）１つのビット線上での救済領域の境界が増えるため、その救済に２エレメント必要な救済領域を跨ぐ不良が発生する確率が高くなる。
【０２６９】
（５）１つのビット線上のセルが、４つ以上の救済領域に分散することになるので、カラム（ビット線対）全体を置き換えねばならないカラム不良の救済に４エレメント以上必要となる。
【０２７０】
メモリセルアレイ全体を４ビットのカラム救済領域設定ロウアドレスで１６個の救済領域に分割する図６３のようなビットマップの例でこの問題を回避するためには、ＡＲ７以外の３ビットのカラム救済領域設定ロウアドレスを上位アドレスＡＲ１２，ＡＲ１１，ＡＲ１０，ＡＲ９の中から選べば良い。
【０２７１】
ビット線を分割するように救済領域を設定する際に一緒に活性化される複数のワード線が同一の救済領域に属するように、救済領域設定ロウアドレスとしてのＡＲ８を使用せずにＡＲ７を使用した時点で、部分救済領域の１つ１つの幅は、ビット線の１／４以下の幅になるので、１つの救済領域を構成するリンクされた部分救済領域の数は、今の例では８以上となる。これは、メモリセルアレイ全体を１６の救済領域に分割していることから、１つの救済領域全体は合計２メモリブロック分、またビット線２本分の幅を持っているからである。つまり、本第１０の実施の形態は、部分救済領域の幅をビット線の１／４にして、１つの救済領域を構成するリンクされた部分救済領域の数を８にするということである。これを一般的に言うならば、同一ビット線対にセルトランジスタを介して接続する複数のワード線を一緒に活性化することが可能なシステムにおいて、ビット線を分割するように救済領域を設定する際に一緒に活性化される複数のワード線が同一の救済領域に属するように救済領域が設定される場合に、１つの救済領域を構成するリンクされた部分救済領域の数が最小となるように救済領域設定ロウアドレスを選択するということである。
【０２７２】
こうすることで、救済領域が必要以上に細かく部分救済領域に分割することが防がれ、救済領域を跨ぐ不良が発生する確率を低くし、カラム不良の救済に必要なリダンダンシエレメント数を最小にし、結果として救済効率の高いリダンダンシシステムを構築できる。
【０２７３】
［第１１の実施の形態］
本発明の第１１の実施の形態に係る半導体記憶装置は、前述した第８または９の実施の形態で救済領域設定ロウアドレスを選択する際に、更にデータ線構造から決まる、メモリセルアレイ内で一緒に活性化され独立なデータをリード／ライト可能なワード線が同一救済領域に属するように救済領域を設定するものである。
【０２７４】
前記第１０の実施の形態の例で言うならば、ＡＲ７以外の３ビットのカラム救済領域設定ロウアドレスを上位アドレスＡＲ１２，ＡＲ１１，ＡＲ１０，ＡＲ９の中から選ぶ際に、ＡＲ１１，ＡＲ１０，ＡＲ９を選ぶということである。図６４に示したようなデータ線構造では、領域ａ，ｂ，ｃ，ｄの各領域から各１本ずつ合計４本のワード線に同時に独立なデータをリード／ライトすることが可能であるはずである。４ワード線の活性化は、例えばＡＲ１２情報をバイパスすることで実現できるので、カラム救済領域設定ロウアドレスからこのＡＲ１２をはずしている。
【０２７５】
これまでに述べてきたように、データ線構造から決まる、メモリセルアレイ内で一緒に活性化され独立なデータをリード／ライト可能なワード線が同一救済領域に属するように救済領域設定ロウアドレスを割り付けることは、カラムリダンダンシによって置き換えが行われた場合にも同時に独立なデータをリード／ライトできるワード線数を最大にすることであるから、本第１１の実施の形態により、前記第８及び第１０の実施の形態の効果に加え、１つのメモリセルアレイから一度にリード／ライトできる独立なデータ数が最大となり、データ転送レートが高いメモリセルアレイ構造を構築できるという効果が得られる。
【０２７６】
［第１２の実施の形態］
本発明の第１２の実施の形態に係る半導体記憶装置は、ロウアドレスによりカラムリダンダンシの救済領域を設定するカラムリダンダンシシステムに関して、（アレイ内の不良分布から決まる）カラム救済領域の規模が一定で、且つ１つのカラム救済領域を構成するリンクされた部分救済領域の１つ１つの規模が決まっている条件下では、つまりリンクされた部分救済領域の１つ１つの規模が一定もしくはそれ以上である条件下では、スタックドワード線テストモード時にその救済領域内で一緒に活性化できるワード線の数が最大となるように救済領域を設定するものである。
【０２７７】
ロウリダンダンシによる置き換えも考慮した上で、スタックドワード線テストモード時にメモリセルアレイ内で最大一緒に活性化できるワード線の本数はシステムにより制限があり、無制限に多数のワード線を活性化できるわけではない。今ここで、図６３のようなメモリセルアレイでスタックドワード線テストモード時に、１つ飛びの５１２Ｋビットのメモリブロック内から２本ずつアレイ全体で３２本のワード線を一緒に活性化できるシステムを例に考えてみる。このことはスタックアドレスとしてＡＲ１２，ＡＲ１１，ＡＲ１０，ＡＲ８を選んでいることで、結果としてはＡＲ１２，ＡＲ１１，ＡＲ１０，ＡＲ８の情報をバイパスして３２本を選んでいると考えても良い。
【０２７８】
次に、メモリセルアレイ内の不良分布から救済領域２Ｍビットに対して４つのリダンダンシエレメントが必要であると仮定すると、メモリセルアレイ内には４本のスペアＣＳＬが設けられていることより、メモリセルアレイ全体を３ビットのカラム救済領域設定ロウアドレスを使用して、８つのカラム救済領域に分割すれば良い。
【０２７９】
また、１つの部分救済領域が小さくなりすぎるのを嫌い、仮に部分救済領域の規模がメモリブロックの１／４よりも小さくなってはいけないとする。これはカラム救済領域設定ロウアドレスとして、ＡＲ７より下位のアドレスを選ばないということである。つまりＡＲ１２，ＡＲ１１，ＡＲ１０，ＡＲ９，ＡＲ８，ＡＲ７より３ビットのカラム救済領域設定ロウアドレスを選択する。
【０２８０】
本第１２の実施の形態は、具体的には、カラム救済領域設定ロウアドレスを選ぶ際に、スタックドワード線テストモード時に（システムによって決まる）最大数ワード線を活性化するためにその情報がバイパスされるロウアドレスをできるだけ避けるようにするということである。つまりカラム救済領域設定ロウアドレスの候補ＡＲ１２，ＡＲ１１，ＡＲ１０，ＡＲ９，ＡＲ８，ＡＲ７の中から３ビットを選ぶときにスタックアドレスＡＲ１２，ＡＲ１１，ＡＲ１０，ＡＲ８をできるだけ避けるということで、ＡＲ９，ＡＲ７の２ビットとＡＲ１２，ＡＲ１１，ＡＲ１０，ＡＲ８の中から１ビットを選ぶということである。
【０２８１】
スタックドワード線テストモード時に最大数ワード線を活性化するためにその情報がバイパスされるロウアドレスのうち、カラム救済領域設定ロウアドレスでもあるアドレスのビット数をｎとすると、最大数活性化されたワード線が属する救済領域の数は２ｎとなる。よって、３２本のワード線が２ｎ（ｎ＝１）の救済領域に分配されるので、同一救済領域で一緒に活性化できるワード線数は１６本となる。
【０２８２】
このように構成すれば、同一救済領域内で一緒に活性化できるワード線の数が最大となり、且つスタックドワード線テストモード時に、同時にライト可能なワード線の本数が最大になるので、テスト時間の短縮に貢献する。
【０２８３】
ここで注意すべきは、スタックドワード線テストモード時に、同一救済領域内で一緒に活性化される複数のワード線には、同時にライトすることはできるが、それぞれに必ずしも独立な（それぞれに異なる）データをライトできるわけではない。それは、図６４のようなデータ線構造では、同時に独立なデータをライトできるのは、ａ，ｂ，ｃ，ｄ各領域から１本だけであるからである。よって、各領域ａ，ｂ，ｃ，ｄ内で複数のワード線を選択した場合、同じ領域内では同一データがライトされることになる。
【０２８４】
［第１３の実施の形態］
本発明の第１３の実施の形態に係る半導体記憶装置は、前記第１２の実施の形態のように救済領域を設定する際に、更にデータ線構造から決まる、メモリセルアレイ内で一緒に活性化され独立なデータをリード／ライト可能なワード線が同一救済領域に属するように救済領域を決めるものである。
【０２８５】
具体的には、図６４に示したようなデータ線構造では、データ線構造から決まる、メモリセルアレイ内で一緒に活性化され独立なデータをリード／ライト可能なワード線というのは、各領域ａ，ｂ，ｃ，ｄから１本ずつで、例えばＡＲ１２情報をバイパスすることにより選ばれるワード線である。従って、救済領域設定ロウアドレスからＡＲ１２をはずせばこの４本ワード線は同じ救済領域に属することになり、独立なデータをリード／ライトすることが可能となる。よって、本第１３の実施の形態は、前記第１２の実施の形態と合わせて考えると、救済領域設定ロウアドレスはＡＲ９，ＡＲ７の２ビットとＡＲ１１，ＡＲ１０，ＡＲ８の中から１ビットを選ぶということである。
【０２８６】
従って、本第１３の実施の形態により、前記第１２の実施の形態の効果に加え、同時に独立なデータをリード／ライト可能なワード線の数を最大にでき、テスト時間を短縮することが可能となる。
【０２８７】
［第１４の実施の形態］
本発明の第１４の実施の形態に係る半導体記憶装置は、ロウアドレスによりカラムリダンダンシの救済領域を設定するカラムリダンダンシシステムに関して、ビット線を分割するように救済領域を設定する際に、アレイ内の不良分布から決まるカラム救済領域の規模が一定で、且つ１つのビット線を分割する救済領域の数の上限が決まっている条件下、つまりビット線を分割する救済領域の数が一定もしくはそれ以下であるという条件下では、スタックドワード線テストモード時にその救済領域内で一緒に活性化できるワード線の数が最大となるように救済領域を設定するものである。
【０２８８】
前記第１２の実施の形態と同様に、スタックドワード線テストモード時に、１つ飛びの５１２Ｋビットのメモリブロック内から２本ずつアレイ全体で３２本のワード線を一緒に活性化できるシステムを例に考えてみる。そして、メモリセルアレイ内の不良分布から救済領域２Ｍビットに対して４つのリダンダンシエレメントが必要であると仮定すると、メモリセルアレイ全体を３ビットのカラム救済領域設定ロウアドレスを使用して、８つのカラム救済領域に分割することとなる。また、１つのカラム不良の救済に必要なリダンダンシエレメント数が増えすぎるのを嫌い、１つのビット線を分割する救済領域の数が２より大きくならないとする。
【０２８９】
カラム救済領域設定ロウアドレスを選ぶ際に、スタックドワード線テストモード時に（システムによって決まる）最大数ワード線を活性化するためにその情報がバイパスされるロウアドレスをできるだけ避けるようにすれば、スタックドワード線テストモード時にその救済領域内で一緒に活性化できるワード線の数が最大とできるので、３ビットのうちの２ビットはＡＲ９，ＡＲ７である。ＡＲ８以下の下位アドレスでＡＲ７のほかにもう１ビット選ぶと、ビット線は４つ以上の救済領域に分割されるので不可である。よって、もう１ビットはＡＲ１２，ＡＲ１１，ＡＲ１０から選ぶようにする。
【０２９０】
本第１４の実施の形態もスタックドワード線テストモード時に、同時にライト可能なワード線の本数が最大になりテスト時間の短縮に貢献する。
【０２９１】
［第１５の実施の形態］
本発明の第１５の実施の形態に係る半導体記憶装置は、前記第１４の実施の形態のように救済領域を設定する際に、さらにデータ線構造から決まる、メモリセルアレイ内で一緒に活性化され独立なデータをリード／ライト可能なワード線が同一救済領域に属するように救済領域を決めるものである。
【０２９２】
具体的には、図６４に示したようなデータ線構造では、データ線構造から決まる、メモリセルアレイ内で一緒に活性化され独立なデータをリード／ライト可能なワード線というのは、各領域ａ，ｂ，ｃ，ｄから１本ずつで、例えばＡＲ１２情報をバイパスすることにより選ばれるワード線である。従って、救済領域設定ロウアドレスからＡＲ１２をはずせばこの４本ワード線は同じ救済領域に属することになり、独立なデータをリード／ライトすることが可能となる。よって、第１４の実施の形態と合わせて考えると、救済領域設定ロウアドレスをＡＲ９，ＡＲ７の２ビットとＡＲ１１，ＡＲ１０の中から１ビットを選ぶということである。
【０２９３】
このようにすれば、第１４の実施の形態の効果に加え、同時に独立なデータをリード／ライト可能なワード線の数を最大にでき、テスト時間を短縮することが可能となる。
【０２９４】
［第１６の実施の形態］
本発明の第１６の実施の形態に係る半導体記憶装置は、前記第１２の実施の形態と前記第１４の実施の形態の技術を組み合わせたもので、ロウアドレスによりカラムリダンダンシの救済領域を設定するカラムリダンダンシシステムに関して、アレイ内の不良分布から決まるカラム救済領域の規模が一定で、且つ１つのカラム救済領域を構成するリンクされた部分救済領域の１つ１つの規模が一定もしくはそれ以上であり、且つ１つのビット線を分割する救済領域の数が一定もしくはそれ以下であるという条件下では、スタックドワード線テストモード時にその救済領域内で一緒に活性化できるワード線の数が最大となるように救済領域を設定するものである。
【０２９５】
本第１６の実施の形態により、前記第１２の実施の形態と前記第１４の実施の形態の効果である、スタックドワード線テストモード時に同時にライト可能なワード線の本数が最大になりテスト時間が短縮できるという効果が得られる。
【０２９６】
［第１７の実施の形態］
本発明の第１７の実施の形態に係る半導体記憶装置は、前記第１６の実施の形態のように救済領域を設定する際に、更にデータ線構造から決まる、メモリセルアレイ内で一緒に活性化され独立なデータをリード／ライト可能なワード線が同一救済領域に属するように救済領域を決めるものである。
【０２９７】
これにより、前記第１６の実施の形態の効果に加え、更に同時に独立なデータをリード／ライト可能なワード線の数を最大にでき、テスト時間を短縮することが可能という効果が得られる。
【０２９８】
［第１８の実施の形態］
本発明の第１８の実施の形態に係る半導体記憶装置は、ロウアドレスによりカラムリダンダンシの救済領域を設定するカラムリダンダンシシステムに関して、スタックドワード線テストモード時に一緒に活性化できるワード線の全てが同じ救済領域内に属するように救済領域を設定するものである。
【０２９９】
今までの例でいうならば、スタックアドレスＡＲ１２，ＡＲ１１，ＡＲ１０，ＡＲ８を避けて救済領域設定ロウアドレスを決めると言うことである。こうすることによりスタックドワード線テストモード時に同時にライト可能なワード線の本数が最大になりテスト時間が短縮できるという効果が得られる。
【０３００】
［第１９の実施の形態］
本発明の第１９の実施の形態に係る半導体記憶装置は、前記第１８の実施の形態のように救済領域を設定する際に、できるだけ上位アドレスから順番に救済領域設定ロウアドレスとして割り付けるものである。
【０３０１】
このように構成することにより、前記第１８の実施の形態の効果に加え、部分救済領域が不必要に細分化され、救済領域を跨ぐような不良が発生する確率が高くなり、メモリセルアレイ全体の救済効率を若干落としてしまう可能性を低く抑えることができる。またビット線を分割するように救済領域が設定される場合には、カラム不良を救済するために必要なリダンダンシエレメント数を最小にできるので救済効率の高いリダンダンシシステムを構築できる。
【０３０２】
［第２０の実施の形態］
本発明の第２０の実施の形態に係る半導体記憶装置は、ロウアドレスによりカラムリダンダンシの救済領域を設定するカラムリダンダンシシステムに関して、スタックドワード線テストモード時に、一緒に活性化されるはずだったワード線の複数に不良がある場合に不良ワード線のみを非選択にし、代わりに置換に用いられる複数のスペアワード線を選択することが可能で、且つ置き換えられた複数のスペアワード線がセルトランジスタを介して同一のビット線対に接続される可能性があるシステムにおいて、スタックドワード線テストモード時にスペアワード線のみをディセーブルにする機能をもつ半導体記憶装置である。
【０３０３】
スタックドワード線テストモード時に、一緒に活性化されるワード線の複数に不良がある場合に、その複数の不良ワード線を非選択にし、代わりに複数のスペアワード線を選択することが可能なシステムにおいて、一緒に活性化される複数のワード線がすべて同じ救済領域に属していれば、その中の複数の不良ワード線をセルトランジスタを介して同一のビット線対に接続される複数のスペアワード線で置き換えても、スペアワード線上のセルデータのビット線上での衝突（データ破壊）は起こらない。
【０３０４】
本第２０の実施の形態は、スタックドワード線テストモード時に一緒に活性化されるワード線がすべて同じ救済領域に属していない場合に、不良ワード線を置き換えるはずのスペアワード線のみをディセーブルにするというものである。置き換えに使われる複数のスペアワード線がセルトランジスタを介して同一のビット線対に接続されるシステムというのは例えば、メモリセルアレイに対してリダンダンシ用の別アレイを持つような場合である。
【０３０５】
ＤＲＡＭのテストに、ワード線を長時間活性化し続け、そのワード線の周りのセルにストレスを与えるというテストがある。もしこのようなテストにスタックドワード線テストモードを使うとテスト時間を劇的に減らすことが可能である。また、このストレス時には、ワード線を活性化するだけではなく、ビット線対のラッチ方向も重要なので、一緒に活性化されたワード線上のデータが破壊されるようにデータがラッチされてはならない。同じビット線対にセルトランジスタを介して接続する複数のスペアワード線が置き換える複数の不良ワード線が、同一の救済領域になければ、その複数のスペアワード線上でカラムリダンダンシエレメントで置き換えられたセルのカラムアドレスは異なる可能性があるため、先に活性化されたスペアワード線上の不定セルによるデータ破壊が起こる可能性があるため、そのままではテストの意味をなさないため本発明では不良ワード線を置き換えるはずのスペアワード線のみをディセーブルにする。
【０３０６】
なお、スペアワード線のみをディセーブルにするには、一般に知られているリダンダンシディセーブルテストモードを使って実現できる。この機能は、リダンダンシ・ヒットした場合に、不良ワード線をディセーブルにする機能を有効にしたままで、対応するスペアワード線が活性化されないようにすれば良い。
【０３０７】
こうすると、テスト時にはスペアワード線の周りのセルにはストレスがかからなくなるが、下記（６），（７）の２つの理由よりスペアセルの周りのセルにストレスがかからないことで、テストをすり抜けたセルが製品出荷後に不良になる確率は殆どなく、実使用上問題とはならない。
【０３０８】
（６）このテストによりセルが不良になる確率はもともとかなり低い。
【０３０９】
（７）リダンダンシ用の別アレイで置き換えに使われているスペアワード線の近くのワード線は置き換えに使用されているとは限らず、周りにストレスがかからなくても問題がない場合もある。
【０３１０】
よって、本第２０の実施の形態により、スタックドワード線テストモードを使ったテストモードの利用可能性が広がることがわかる。
【０３１１】
なお、上述した第２０の実施の形態に係る半導体記憶装置は、結果としてロウアドレスによりカラムリダンダンシの救済領域を設定するカラムリダンダンシシステムに関して、スタックドワード線テストモード時に、一緒に活性化される複数のワード線に不良がある場合に不良ワード線のみを非選択にし、その不良ワード線を置き換えるはずのスペアワード線が活性化されない半導体記憶装置の一例であることもわかる。
【０３１２】
［第２１の実施の形態］
本発明の第２１の実施の形態に係る半導体記憶装置は、ロウアドレスによりカラムリダンダンシの救済領域を設定するカラムリダンダンシシステムに関して、ビット線を分割するように救済領域を設定する際に、ビット線対上の各ビットを区別するための物理アドレスのうち、最下位アドレスから順番にカラム救済領域設定アドレスとして割り付けている。
【０３１３】
ロウアドレスによりカラムリダンダンシの救済領域を設定するカラムリダンダンシシステムは、スペアカラム（スペアセル）を増やすことなく、換言すればスペアＣＳＬを増やすことなくカラムリダンダンシエレメントを増やすことが可能となるので、面積効率の良いリダンダンシシステムである（図６０とこの図６０に関係する記載を参照）。このカラムリダンダンシシステムにおいて、カラム救済領域設定ロウアドレスの数を増やして行くと、１本のビット線（ビット線対）を分割するように救済領域を設定しなければならない場合がある。
【０３１４】
この時、ビット線対上の各ビットを区別するための物理アドレスのうちから救済領域を設定するためのロウアドレスを選択する方法として、できるだけ上位アドレスから選ぶという方法がある。これは物理的なロウアドレスのビットマップが図６０や図６３に示したような順番で割り付けてあるとすると、ビット線対上の各ビットを区別するための物理アドレスは、ＡＲ０〜ＡＲ８となるが、例えば、この中から仮に２ビットを救済領域を設定するためのロウアドレスとして選ぶときにはＡＲ７とＡＲ８を選ぶということである。この選び方では、１本のビット線対上での救済領域の境界の数を最小化できる。このため、その救済に２エレメント以上必要となる救済領域を跨ぐ不良が発生する確率も最小化でき、メモリセルアレイ全体の救済効率の低下を抑えることができるという効果が得られる（第１０の実施の形態を参照されたい）。
【０３１５】
ところが、上記のようなカラム救済領域設定ロウアドレスの選択方法が問題となる場合も考えられる。救済領域設定ロウアドレスとしてＡＲ７とＡＲ８を選ぶと、１本のビット線対上のセルが、４つの救済領域に分散し、１つの救済領域に属するセルはビット線の１／４の幅内で連続するセルとなる。ここで、何らかの原因でビット線が伸びる方向に非常な大きな欠陥（不良）があったとすると、出荷前のテスト時には不良が１つの救済領域に収まっていれば、この不良の救済には１個のリダンダンシエレメントのみが使用される。
【０３１６】
問題は、この１つの救済領域に収まっていると認識されていた不良が、出荷後により大きな不良と認識されてしまう、つまり市場不良を起こす場合も考えられるということである。このようなことが起こる原因には下記（８），（９）のようなことが考えられる。
【０３１７】
（８）スクリーニングの限界
テストにおいてユーザーの全ての使用条件を再現することは不可能であるため、ユーザーの使用条件によっては、より大きな不良と認識されるものを見逃してしまう場合がある。これはテスト時に巨大欠陥は、その原因が判らないことが殆どなので、どのようなテストを行ってスクリーニングを行ったら良いかが判らないことにも関係する。
【０３１８】
（９）欠陥の成長
経時変化により巨大欠陥がより大きな欠陥に成長する場合がある。これは欠陥の原因がわからないこととも関係するが、これが起こると対処のしようがない。
【０３１９】
上記（８），（９）の原因による市場不良が発生するという問題を解決するため、本実施の形態では、ビット線対上の各ビットを区別するための物理アドレスの中からカラム救済領域設定アドレスを選ぶ際に、下位アドレスから選んでいく。つまり、ここの例で言うならば、ＡＲ７とＡＲ８を選ぶ代わりにＡＲ０とＡＲ１を選ぶということである。こうすると、対応するＡＲ０とＡＲ１が同一であるセルは同じ救済領域に属することになる。このため、ビット線が延びる方向にワード線４本分以上の大きさをもつ不良をカラムリダンダンシにより救済すると、４つの救済領域に対応する４つのカラムリダンダンシエレメントを使用することになる。これは１つのビット線対上のセルが、４つの救済領域に分散していることを考えると、不良を含むビット線対の一部のみを置き換えるのではなく、ビット線対全体（Ｆｕｌｌ ＢＬ）を置き換えるということである。
【０３２０】
つまり、本実施の形態の思想は、ビット線を分割するように救済領域を設定する場合に、大きな不良を救済するときには、出来るだけビット線対全体が置き換えられるように、カラム救済領域設定アドレスを選ぶということである。こうすることで、上記（８）、（９）にあげたような原因により市場不良が発生することを未然に防ぐことが可能となる。
【０３２１】
このようなカラム救済領域設定アドレスの選び方をすると、ビット線が伸びる方向に２ビット以上連続する不良の救済には、必ず複数のカラムリダンダンシエレメントを使うことになる。例えば、４ビット以上連続する不良を救済するには４つのカラムリダンダンシエレメントを使用することになる。各ビットを区別するための物理アドレスの中からカラム救済領域設定アドレスを選ぶ際に、上位アドレスから選べば複数のカラムリダンダンシエレメントを救済に使う必要もない場合でも、複数のカラムリダンダンシエレメントが使われることになる。このため、２ビット以上連続する不良が発生する確率が高いと救済効率が低下する。
【０３２２】
従って、ここで述べた巨大欠陥を十分にスクリーニングできないことによる市場不良が発生する確率が無視できるほど小さければ、救済効率の低下を抑えるために、ビット線対上の各ビットを区別するための物理アドレスのうち上位アドレスからから順番にカラム救済領域設定アドレスとして割り付けて行けば良い。よって、上位、下位のどちらから割り付けるかは、各世代の技術において、どのような種類の不良の発生確率が高いかを十分吟味した上で判断されるべきである。
【０３２３】
［第２２の実施の形態］
本発明の第２２の実施の形態に係る半導体記憶装置は、ロウアドレスによりカラムリダンダンシの救済領域を設定するカラムリダンダンシシステムに関して、ビット線を分割するように救済領域を設定する際に、ビット線対上の各ビットを区別するための物理アドレスのうち、最下位から２番目、３番目または４番目のアドレスから順番に上位アドレスに向かってカラム救済領域設定アドレスとして割り付けている。
【０３２４】
上記第２１の実施の形態では、ビット線を分割するように救済領域を設定する際に、最下位アドレスから順番にカラム救済領域設定アドレスとして割り付けた。前述したように、このようなカラム救済領域設定アドレスの選び方をすると、ビット線が伸びる方向に２ビット以上連続する不良の救済には、必ず複数のカラムリダンダンシエレメントを使うことになる。よって、２ビット以上連続する不良が発生する確率が高いと救済効率が低下する。
【０３２５】
セルアレイ内の不良モードに、セルトランジスタのソース・ドレイン部を構成する活性領域（拡散領域）とビット線を接続するためのビット線コンタクトがオープンになるというものがある。この不良モードについて、図６７により説明する。図６７は、トレンチセルの１／２ピッチセルアレイ構成のパターンレイアウトを示す模式図である。ワード線ＷＬとビット線対ＢＬ／ｂＢＬは交差して配置されている。上記ビット線対ＢＬ／ｂＢＬの下の半導体基板中には、セルトランジスタのソース・ドレイン部を構成する活性領域（拡散領域）ＡＡが隣接するビット線間で千鳥状になるように設けられている。上記ビット線対ＢＬ／ｂＢＬと活性領域ＡＡは、ビット線コンタクトＢＣＮによって電気的に接続されている。上記活性領域ＡＡの両端には、トレンチセルＴＣが形成される。このトレンチセルＴＣは、破線ＢＲＫで囲んで示すように、背合わせでパターン配置されている。
【０３２６】
ここで、ビット線コンタクトＢＣＮのオープン不良が発生すると、ビット線が伸びる方向に連続する２ビットが不良セルとなる。仮にある世代の技術でこのような不良が高確率で発生すると、最下位ビットをカラム救済領域設定アドレスとして割り付けている限り、この不良の救済に２エレメントを使うことになり、救済効率が著しく低下してしまう。
【０３２７】
ビット線コンタクトＢＣＮのオープンによって不良になる連続する２ビットを区別する物理アドレスは、アドレスの割付によって、最下位アドレスＡＲ０のみ、もしくは最下位アドレスＡＲ０と最下位から２番目のアドレスＡＲ１である。ここで救済領域設定ロウアドレスから、これらのアドレスを除外すれば（つまり最下位から２番目（ＡＲ１）もしくは３番目（ＡＲ２）のアドレスから順番に救済領域設定ロウアドレスとして選ぶ）、この不良を救済するために複数のエレメントを使用する必要がなくなる。
【０３２８】
つまり、本第２２の実施の形態では、ある特定の（原因がはっきりしている）不良モードで連続するセルが不良になる確率が高い場合には、ビット線を分割するように救済領域を設定する際に、その連続する不良内のセルを区別するアドレスをカラム救済領域設定アドレスからはずしつつ、できるだけ下位アドレスからカラム救済領域設定アドレスを選ぶ。このようにすれば、巨大欠陥に対しては基本的にビット線対全体を置き換えることで、第２１の実施の形態と同様に巨大欠陥に起因する市場不良を未然に防ぐことができ、更に特定の（原因がはっきりしている）不良モードで連続するセルが不良する確率が高い場合には、救済効率が低下するのを抑えることができる。
【０３２９】
また、他の不良モードとして、背合わせセル（破線ＢＲＫ）同士のショートが頻発することもある。図６７を見ると判るように、このような不良が発生すると、フェイルビットマップは、…ｐａｓｓ−ｐａｓｓ−ｆａｉｌ−ｐａｓｓ−ｐａｓｓ−ｆａｉｌ−ｐａｓｓ−ｐａｓｓ−…となる。この不良モードによる２つのセルを区別するための物理アドレスは、アドレスの割付によって、最下位アドレスＡＲ０と最下位から２番目のアドレスＡＲ１、もしくは最下位アドレスＡＲ０、最下位から２番目のアドレスＡＲ１及び最下位から３番目のアドレスＡＲ２である。従って、このような不良モードが発生する確率が高い場合には、最下位から３番目（ＡＲ２）もしくは４番目（ＡＲ３）のアドレスから順番に救済領域設定ロウアドレスとして選べば良い。
【０３３０】
なお、以上の説明は、トレンチセルの１／２ピッチのセルアレイ構成を例にとったが、本実施形態は他のアレイ構成にも同様に適用できる。なぜなら、連続する２ビットに不良が発生したり、１つまたは２つとびのセルに不良が発生したり、連続する３ビット〜８ビットに不良が発生するという、連続する数ビットに不良が発生する各アレイ構成特有の不良が存在するためである。
【０３３１】
［第２３の実施の形態］
本発明の第２３の実施の形態に係る半導体記憶装置は、ロウアドレスによりカラムリダンダンシの救済領域を設定するカラムリダンダンシシステムに関して、ビット線を分割するように救済領域を設定する際に、ビット線対上の各ビットを区別するための物理アドレスのうち、ロウリダンダンシエレメントで置き換えられるノーマルエレメントを構成する複数のワード線内の連続する複数のワード線それぞれを区別するアドレス内の最上位アドレスより１ビット上位のアドレスが、カラム救済領域設定アドレス内の最上位アドレスとなるように割り付けている。
【０３３２】
第２１、２２の実施形態に係る半導体記憶装置の基本的な思想は、ビット線が伸びる方向に連続した巨大欠陥を救済するときには、できる限りビット線対全体を置き換えるというものである。しかしながら、このような巨大欠陥をカラムリダンダンシではなくロウリダンダンシを使って救済してしまうと、この思想を無意味なものとしてしまう。
【０３３３】
救済アルゴリズムが、まずカラムリダンダンシで置き換え、カラムリダンダンシで足らなくなった場合にはロウリダンダンシを使用するというように、カラムリダンダンシ優先となっていれば大きな問題とならない。しかし、ロウリダンダンシ優先となっていると、ロウリダンダンシエレメントで置き換えられるノーマルエレメントを構成する複数のワード線内の連続する複数のワード線に含まれるような大きさの不良は基本的にロウリダンダンシを使って置き換えられてしまう。このため、前述したような巨大欠陥に起因する市場不良の発生の危険性を回避できない。
【０３３４】
従って、ロウリダンダンシエレメントで置き換えられるノーマルエレメントを構成する複数のワード線内の連続する複数のワード線それぞれを区別するアドレス以下の下位アドレスを、カラム救済領域設定ロウアドレスとしても、いたずらにビット線対上の救済領域の境界の数を増やすだけで、メモリセルアレイ全体の救済効率の面で良いとは言えない。
【０３３５】
次に、本第２３の実施の形態に係る半導体記憶装置を具体例を使って説明する。例えばロウリダンダンシで置き換えられるノーマルエレメントが、連続する１６本のワード線の２グループによって構成されている場合（つまり３２本全体が同時に置き換わる）、連続する１６本のワード線それぞれを区別するアドレスは、ＡＲ０〜ＡＲ３の４ビットである。このとき、本実施形態では、ビット線対上の各ビットを区別するための物理アドレス（ＡＲ０〜ＡＲ８）のうちからカラム救済領域設定アドレスを選択する際には、最下位から５番目のアドレスであるＡＲ４と（もし複数必要なら）それ以下のアドレスを選ぶ。こうすることにより、ワード線１６本分より大きな巨大欠陥は必ず、ビット線全体を置き換えることで救済できる。
【０３３６】
よって、本第２３の実施の形態では、前述の巨大欠陥に起因する市場不良の発生の危険性を回避しつつ、必要以上に複数のリダンダンシエレメントが使用されることによる救済効率の低下を最小限に抑えることができる。
【０３３７】
［第２４の実施の形態］
本発明の第２４の実施の形態に係る半導体記憶装置は、ロウアドレスによりカラムリダンダンシの救済領域を設定するカラムリダンダンシシステムに関して、ビット線を分割するように救済領域を設定する際に、下記（ａ１）〜（ｃ１）を満たすようにしている。（ａ１）メモリセルアレイ内で一緒に活性化され独立なデータを、リード／ライト可能なワード線が同一救済領域に属するようにする。（ｂ１）ビット線を分割する救済領域領域の数が最小となるようにする。（ｃ１）ビット線対上の各ビットを区別するための物理アドレスのうちの最下位アドレスから順番にカラム救済領域設定アドレスとして割り付ける。
【０３３８】
データ線構造から決まる、メモリセルアレイ内で一緒に活性化され独立なデータをリード／ライト可能なワード線が同一救済領域に属するようにカラム救済領域設定ロウアドレスを割り付けることは、カラムリダンダンシによって置き換えが行われた場合にも、同時に独立なデータをリード／ライトできるワード線数を最大にすることである。よって、１つのメモリセルアレイから一度にリード／ライトできる独立なデータ数が最大となり、データ転送速度が高いメモリセルアレイ構造を構築できるという効果が得られる。
【０３３９】
例えば、上記図６３及び図６４に示したデータ線構造では、領域ａ，ｂ，ｃ，ｄの各領域から１本ずつ合計４本のワード線に、同時に独立なデータをリード／ライトすることが可能である。この４ワード線の活性化は、ＡＲ１２の情報をバイパスすることで実現できるので、カラム救済領域設定ロウアドレスからこのＡＲ１２を除外する。
【０３４０】
ここで、ビット線を分割する救済領域の数を最小にするとは、具体的には次のようなことである。図６３のような、１６Ｍビットのメモリセルアレイを想定し、メモリセルアレイ内の不良分布予測から、救済領域１Ｍビット当り４リダンダンシエレメントの救済効率のカラムリダンダンシシステムが必要と仮定すると、１６Ｍビットメモリセルアレイ全体は、４ビットのロウアドレスを使い、１６の救済領域に分割される。ここで仮に、この４ビットのカラム救済領域設定アドレスを、全てビット線対上の各ビット区別するための物理アドレスであるＡＲ０〜ＡＲ８の中から選ぶと、１つのビット線対上のセルが１６もの救済領域に分配されることになる。この結果、例えばビット線対全体を置き換えなければならないカラム不良の救済に、１６のカラムリダンダンシエレメントが必要となることなり、救済効率が著しく低下することが予想される。
【０３４１】
本第２４の実施形態における、ビット線を分割する救済領域の数を最小にするとは、カラム救済領域設定アドレスを選ぶときは、ビット線対上の各ビット区別するための物理アドレス（ＡＲ０〜ＡＲ８）をできるだけ除外するようにするということである。つまり、４ビットのカラム救済領域設定アドレスをＡＲ１１以下の物理アドレスから選ぶときに、３ビットはＡＲ１１、ＡＲ１０、ＡＲ９とし、１ビットのみを、ビット線対上の各ビット区別するための物理アドレスであるＡＲ０〜ＡＲ８の中から選ぶ。こうすれば、１つのビット線対上のセルが２つの救済領域に分配されるだけであるので、ビット線対全体を置き換えなければならない場合にも２つのカラムリダンダンシエレメントを使うだけで済む。
【０３４２】
そして、更に本第２４の実施形態では、ビット線対上の各ビットを区別するための物理アドレス（ＡＲ０〜ＡＲ８）のうちの最下位アドレスから順番にカラム救済領域設定アドレスとして割り付けるわけであるから、カラム救済領域設定アドレスの残りの１ビットを最下位ビットのＡＲ０とすることになる。こうすれば、巨大欠陥は必ずビット線対全体を置き換えることにより救済されるので、上記第２１の実施の形態で述べた巨大欠陥に起因する市場不良の発生を未然に防ぐという効果も併せて得られる。
【０３４３】
［第２５の実施の形態］
本発明の第２５の実施の形態に係る半導体記憶装置は、ロウアドレスによりカラムリダンダンシの救済領域を設定するカラムリダンダンシシステムに関して、ビット線を分割するように救済領域を設定する際に、下記（ａ２）〜（ｃ２）を満たすようにしている。（ａ２）メモリセルアレイ内で一緒に活性化され独立なデータをリード／ライト可能なワード線が同一救済領域に属するようにする。（ｂ２）ビット線を分割する救済領域領域の数が最小となるようにする。（ｃ３）ビット線対上の各ビットを区別するための物理アドレスのうちの最下位から２番目、３番目または４番目のアドレスから順番にカラム救済領域設定アドレスとして割り付ける。
【０３４４】
本第２５の実施の形態は、上述した第２４の実施の形態に、第２２の実施の形態の要素を加味したもので、第２４の実施の形態の効果に加え、特定の（原因がはっきりしている）不良モードで連続するセルが不良する確率が高い場合にも、救済効率が低下することを抑えることができるという効果が得られる。
【０３４５】
［第２６の実施の形態］
本発明の第２６の実施の形態に係る半導体記憶装置は、ロウアドレスによりカラムリダンダンシの救済領域を設定するカラムリダンダンシシステムに関して、ビット線を分割するように救済領域を設定する際に、下記（ａ３）〜（ｃ３）を満たすようにしている。（ａ３）メモリセルアレイ内で一緒に活性化され独立なデータを、リード／ライト可能なワード線が同一救済領域に属するようにする。（ｂ３）ビット線を分割する救済領域領域の数が最小となるようにする。（ｃ３）ビット線対上の各ビットを区別するための物理アドレスのうち、ロウリダンダンシエレメントで置き換えられるノーマルエレメントを構成する複数のワード線内の連続する複数のワード線それぞれを区別するアドレス内の最上位アドレスより、１ビット上位のアドレスがカラム救済領域設定アドレス内の最上位アドレスとなるように割り付ける。
【０３４６】
本第２６の実施の形態は、上述した第２４の実施の形態に、第２３の実施の形態の要素を加味したもので、第２４の実施の形態の効果に加え、必要以上に複数のリダンダンシエレメントが使用されることによる救済効率の低下を最小限に抑えることが可能となる。
【０３４７】
［第２７の実施の形態］
本発明の第２７の実施の形態に係る半導体記憶装置は、連続する複数のワード線選択サイクルにおいて、一度活性化されたワード線がその状態を保持する動作モード、例えばスタックドワード線テストモードにおいて、同一ビット線にセルトランジスタを介して接続される複数のワード線を一緒に活性化することが可能なシステムになっている。このシステムにおいて、ロウアドレスによりカラムリダンダンシの救済領域を設定するカラムリダンダンシシステムに関して、ビット線を分割するように救済領域を設定する際に、下記（ａ４）〜（ｄ４）を満たすようにしている。（ａ４）メモリセルアレイ内で一緒に活性化され独立なデータをリード／ライト可能なワード線が同一救済領域に属するようにする。（ｂ４）ビット線を分割する救済領域領域の数が最小となるようにする。（ｃ４）連続する複数のワード線選択サイクルにおいて、一度活性化されたワード線がその状態を保持する動作モード、例えばスタックドワード線テストモード時に同じ救済領域内で一緒に活性化できる同一ビット線にセルトランジスタを介して接続されるワード線の数が最大となるようにする。（ｄ４）ビット線対上の各ビットを区別するための物理アドレスのうちのできるだけ下位のアドレスから順番にカラム救済領域設定アドレスとして割り付ける。
【０３４８】
本第２７の実施の形態に係る半導体記憶装置は、第２４の実施の形態の変形例である。この半導体記憶装置では、ビット線対上の各ビットを区別するための物理アドレス（ＡＲ０〜ＡＲ８）からカラム救済領域設定アドレスを選ぶ際に、例えばスタックドワード線テストモード時にバイパスするアドレスをできるだけ避けたうえで、可能な限り下位のアドレスから順番に、カラム救済領域設定アドレスを選んで行く。こうすることで、スタックドワード線テストモード時に、同時にライト可能なワード線の本数が最大になりテスト時間の短縮に貢献する。
【０３４９】
［第２８の実施の形態］
本発明の第２８の実施の形態に係る半導体記憶装置は、連続する複数のワード線選択サイクルにおいて、一度活性化されたワード線がその状態を保持する動作モード、例えばスタックドワード線テストモードにおいて、同一ビット線にセルトランジスタを介して接続される複数のワード線を一緒に活性化することが可能なシステムになっている。このシステムにおいて、ロウアドレスによりカラムリダンダンシの救済領域を設定するカラムリダンダンシシステムに関して、ビット線を分割するように救済領域を設定する際に、下記（ａ５）〜（ｄ５）を満たすようにしている。（ａ５）メモリセルアレイ内で一緒に活性化され独立なデータをリード／ライト可能なワード線が同一救済領域に属するようにする。（ｂ５）ビット線を分割する救済領域領域の数が最小となるようにする。（ｃ５）連続する複数のワード線選択サイクルにおいて、一度活性化されたワード線がその状態を保持する動作モード、例えばスタックドワード線テストモード時に、その救済領域内で一緒に活性化できる同一ビット線にセルトランジスタを介して接続されるワード線の数が最大となるようにする。（ｄ５）ビット線対上の各ビットを区別するための物理アドレスのうちの最下位から２番目、３番目または４番目のアドレスから順番にカラム救済領域設定アドレスとして割り付ける。
【０３５０】
本第２８の実施の形態に係る半導体記憶装置は、第２５の実施の形態の変形例であり、例えばスタックドワード線テストモード時に、同時にライト可能なワード線の本数が最大になりテスト時間の短縮に貢献する。
【０３５１】
［第２９の実施の形態］
本発明の第２９の実施の形態に係る半導体記憶装置は、連続する複数のワード線選択サイクルにおいて、一度活性化されたワード線がその状態を保持する動作モード、例えばスタックドワード線テストモードにおいて、同一ビット線にセルトランジスタを介して接続される複数のワード線を一緒に活性化することが可能なシステムになっている。このシステムにおいて、ロウアドレスによりカラムリダンダンシの救済領域を設定するカラムリダンダンシシステムに関して、ビット線を分割するように救済領域を設定する際に、下記（ａ６）〜（ｄ６）を満たすようにしている。（ａ６）メモリセルアレイ内で一緒に活性化され独立なデータをリード／ライト可能なワード線が同一救済領域に属するようにする。（ｂ６）ビット線を分割する救済領域領域の数が最小となるようにする。（ｃ６）連続する複数のワード線選択サイクルにおいて、一度活性化されたワード線がその状態を保持する動作モード、例えばスタックドワード線テストモード時に、その救済領域内で一緒に活性化できる同一ビット線にセルトランジスタを介して接続されるワード線の数が最大となるようにする。（ｄ６）ビット線対上の各ビットを区別するための物理アドレスのうち、ロウリダンダンシエレメントで置き換えられるノーマルエレメントを構成する複数のワード線内の連続する複数のワード線それぞれを区別するアドレス内の最上位アドレスより１ビット上位のアドレスがカラム救済領域設定アドレス内の最上位アドレスとなるように割り付けている。
【０３５２】
本第２９の実施の形態に係る半導体記憶装置は、第２６の実施の形態の変形例であり、例えばスタックドワード線テストモード時に、同時にライト可能なワード線の本数が最大になりテスト時間の短縮に貢献する。
【０３５３】
以上実施の形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０３５４】
【発明の効果】
以上説明したように、この発明によれば、テスト技術とリダンダンシ技術を最適化できる半導体記憶装置が得られる。
【０３５５】
また、テスト時間の短縮化と機能テストの容易化が図れる半導体記憶装置が得られる。
【０３５６】
更に、高効率且つ低コストなリダンダンシ技術を実現できる半導体記憶装置が得られる。
【０３５７】
更にまた、高効率且つ低コストなリダンダンシ技術を適用しても、テスト時間の短縮化と機能テストの容易化が図れる半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の概要について説明するためのもので、集中リダンダンシ方式を採用した６４Ｍビットのメモリセルアレイを示すブロック図。
【図２】図１に示した半導体記憶装置のノーマルセルアレイにおける各アドレスの割り振り例を示す模式図。
【図３】図１に示した半導体記憶装置におけるアレイ制御回路部と制御信号配線部の一部を抽出して詳細に示す回路図。
【図４】図１乃至図３に示した半導体記憶装置におけるリダンダンシ置き換え動作について説明するためのもので、（ａ）図は模式図、（ｂ）図はタイミングチャート。
【図５】本発明の第２の実施の形態に係る半導体記憶装置について説明するためのもので、バンクの一部を示すブロック図。
【図６】メモリセルアレイ中のメモリブロック、センスアンプ、ロウデコーダ部、ワード線ドライバ部及びアレイ制御回路を抽出して、その具体的な構成例を示す回路図。
【図７】図６に示した回路における周辺回路及びリドライバ中のＸプレデコーダ、リダンダンシ制御回路、及びリドライバを抽出して、その構成例を示す回路図。
【図８】図７に示した回路におけるｂＷＬＯＦＦラッチ回路の構成例を示す回路図。
【図９】図７に示した回路におけるＳＡＥラッチ回路の構成例を示す回路図。
【図１０】図７に示した回路におけるｂＲＰＲＥラッチ回路とＸプレデコーダの構成例を示す回路図であり、（ａ）図はｂＲＰＲＥラッチ回路、（ｂ）図はＸプレデコーダ。
【図１１】スタックドワード線テストモードの動作（リダンダンシ・ミスの場合）について説明するためのタイミングチャート。
【図１２】スタックドワード線テストモードの動作（リダンダンシ・ヒットの場合）について説明するためのタイミングチャート。
【図１３】本発明の第３の実施の形態に係る半導体記憶装置について説明するためのもので、バンクの一部を示すブロック図。
【図１４】メモリセルアレイ中のメモリセル、センスアンプ、ロウデコーダ部、ワード線ドライバ部及びアレイ制御回路を抽出して、その具体的な構成例を示すブロック図。
【図１５】図１４に示した回路における周辺回路及びリドライバ中のＸプレデコーダ、リダンダンシ制御回路、及びリドライバを抽出して、その構成例を示すブロック図。
【図１６】図１５に示した回路におけるＷＬＯＮ／ＯＦＦ制御回路の具体的な構成例を示す回路図。
【図１７】図１５に示した回路におけるＳＡＯＮ／ＯＦＦ制御回路の具体的な構成例を示す回路図。
【図１８】図１５に示した回路におけるＳＴＣＲＳＴ制御回路の具体的な構成を示す回路図。
【図１９】図１４に示した制御回路とアドレス及びリダンダンシ情報を保持するラッチ回路について説明するためのもので、ＢＬＫＳＥＬラッチ回路の具体的な構成例を示す回路図。
【図２０】ＴＷＬＯＮラッチ回路の具体的な構成例を示す回路図。
【図２１】ＳＡ制御回路の具体的な構成例を示す回路図。
【図２２】ＳＡラッチ回路の具体的な構成例を示す回路図。
【図２３】ＴＲＤＥラッチ回路の具体的な構成例を示す回路図。
【図２４】ＨＩＴ制御回路の具体的な構成例を示す回路図。
【図２５】本発明の第３の実施の形態に係る半導体記憶装置におけるスタックドワード線テストモードの動作について説明するためのタイミングチャート。
【図２６】本発明の第３の実施の形態に係る半導体記憶装置において、活性化した全てのワード線をプリチャージ状態に戻す動作について説明するためのタイミングチャート。
【図２７】本発明の第３の実施の形態に係る半導体記憶装置において、リダンダンシ・ヒットした時の動作について説明するためのタイミングチャート。
【図２８】本発明の第４の実施の形態に係る半導体記憶装置の構成について説明するためのブロック図。
【図２９】本発明の第４の実施の形態に係る半導体記憶装置の構成について説明するためのブロック図。
【図３０】図２８及び図２９に示した回路におけるメモリセルアレイ中のメモリセル、センスアンプ、ロウデコーダ、及びアレイ制御回路を抽出して構成例を示すブロック図。
【図３１】図３０に示した回路の変形例について説明するためのもので、ワード線ドライバに入力する信号を片側のメモリブロックからドライブする例を示す回路図。
【図３２】図３０に示した回路の変形例について説明するためのもので、ワード線ドライバに入力する信号を両側のメモリブロックからドライブする例を示す回路図。
【図３３】図３１に示したＷＬＤＶドライバからＷＬドライバへの配線を示すもので、（ａ）図はパターンレイアウト、（ｂ）図は（ａ）図の３３Ｂ−３３Ｂ線に沿った断面図。
【図３４】図３２に示したＷＬＤＶドライバからＷＬドライバへの配線を示すもので、（ａ）図はパターンレイアウト、（ｂ）図は（ａ）図の３４Ｂ−３４Ｂ線に沿った断面図。
【図３５】図３０に示した回路におけるＴＲＤＥ制御回路の具体的な構成を示す回路図。
【図３６】図３０に示した回路におけるＨＩＴ制御回路の一部の具体的な構成を示す回路図。
【図３７】図３０に示した回路におけるロウデコーダの具体的な構成を示す回路図。
【図３８】本発明の第５の実施の形態に係る半導体記憶装置の構成例について説明するためのブロック図。
【図３９】図３８に示した半導体記憶装置におけるワード線ドライバ、ロウデコーダ及びアレイ制御回路近傍の構成例について説明するためのブロック図、
【図４０】本発明の第５の実施の形態に係る半導体記憶装置におけるロウデコーダ及びワード線ドライバの一部を抽出して構成例を示す回路図。
【図４１】本発明の第５の実施の形態に係る半導体記憶装置の動作について説明するためのタイミングチャート。
【図４２】本発明の第５の実施の形態に係る半導体記憶装置の動作について説明するためのタイミングチャート。
【図４３】スタックドワード線テストモード時に、セルアレイユニット内で２本のワード線を同時に活性化する時のメモリセルアレイの状態を示す模式図。
【図４４】スタックドワード線テストモード時に、セルアレイユニット内で８本のワード線を同時に活性化する時のメモリセルアレイの状態を示す模式図。
【図４５】通常動作時のロウアドレス／信号Ｘ_ＡＤＤ／信号ＸＢＬＫＰ／メモリブロックの対応を示す模式図、
【図４６】４倍ワード線テストモード時（ＴＭ１０１１ＭＵＳＩエントリー時）のロウアドレス／信号Ｘ_ＡＤＤ／信号ＸＢＬＫＰ／メモリブロックの対応を示す模式図、
【図４７】４倍ワード線テストモードを実現するためのＸプレデコーダの構成例について説明するための回路図。
【図４８】４倍ワード線テストモードを実現するためのＸプレデコーダの配置例について説明するための模式図。
【図４９】４倍ワード線テストモードを実現するためのＸプレデコーダの構成例について説明するための回路図。
【図５０】本発明の第７の実施の形態に係る半導体記憶装置について説明するためのもので、ロウデコーダとワード線ドライバの一部を抽出して示すブロック図。
【図５１】ＴＲＤＥ制御回路の構成例を示す回路図。
【図５２】図５０に示した回路におけるｂＲＤＯＵＴドライバ＆ラッチ回路の構成例を示す回路図。
【図５３】図５０に示した回路におけるＸデコーダの構成例を示す回路図。
【図５４】図５０に示した回路におけるワード線ドライバの構成例を示すブロック図。
【図５５】図５４に示したワード線ドライバの各ドライバ回路の構成例を示す回路図。
【図５６】本発明の第８の実施の形態に係る半導体記憶装置について説明するためのもので、リダンダンシシステムの概略図。
【図５７】図５６に示した回路におけるフューズラッチ回路の具体的な構成例を示す回路図。
【図５８】フューズ初期化信号について説明するためのタイミングチャート。
【図５９】リダンダンシエレメントに不良がないか否かをフューズブロウ前にテストするリダンダンシテスト機能を持ったリダンダンシシステムの概略図。
【図６０】メモリセルアレイから、隣接するメモリブロック内のビット線対でセンスアンプを共有した、２つのメモリブロックを抽出して示す模式図。
【図６１】フューズセット選択信号発生回路の構成例を示す回路図。
【図６２】フューズセット選択回路の構成例を示す回路図。
【図６３】本発明の第８の実施の形態に係る半導体記憶装置における救済領域の決め方について説明するための模式図。
【図６４】階層的なデータ線構造において、メモリセルアレイ内で同時に独立なデータをリード／ライトできるワード線の本数について説明するための模式図。
【図６５】最初に活性化されるワード線上の不定セルによるデータ破壊について説明するための模式図。
【図６６】本発明の第９の実施の形態に係る半導体記憶装置について説明するための模式図。
【図６７】本発明の第２２の実施の形態に係る半導体記憶装置について説明するためのもので、トレンチセルの１／２ピッチセルアレイ構成のパターンレイアウトを示す模式図。
【符号の説明】
１１…メモリセルアレイ
１１−０〜１１−３１…アレイ
１１Ａ，１１Ｂ…ノーマルセルアレイユニット
１１Ａ−０〜１１Ａ−３１，１１Ｂ−０〜１１Ｂ−３１…メモリブロック
１２…アレイ制御回路部
１２−０〜１２−３１…アレイ制御回路
１３…制御信号配線部
１３−１〜１３−９…信号線
１４…スペアセルアレイ
１４Ａ，１４Ｂ…スペアメモリブロック
２０…リダンダンシ制御信号出力回路
３０…メモリセルアレイ（またはセルアレイユニット）
３１…メモリブロック
３１ＡＢ…アクティブメモリブロック
３１ＳＢ…スリープメモリブロック
３１_ｎ，３１_ｎ＋１，３１_ｎ−１…メモリブロック
３３…ロウデコーダ部
３３Ａ…ロウデコーダ
３４…ワード線ドライバ部
３４Ａ…ワード線ドライバ
３５，３５Ｔ，３５Ｂ，３５_ｎ（ｔ），３５_ｎ（ｂ）…アレイ制御回路
３６ＡＳ…アクティブセンスアンプ
３６ＳＳ…スリープセンスアンプ
３６_ｎ（ｔ），３６_ｎ（ｂ）…センスアンプ
３７…周辺回路及びリドライバ
３８…ＷＬＤＶドライバ
３９…ＴＷＬＯＦＦ制御回路
４０…Ｎ／ＰＳＥＴドライバ
４１…センスアンプ（ＳＡ）制御回路
４２…ＴＷＬＯＮ制御回路
４３…ブロックセレクタ
４４…ＴＲＤＥラッチ回路
４５…センスアンプ（ＳＡ）ラッチ回路
４６…ＴＷＬＯＮラッチ回路
４７…ＨＩＴ制御回路
４８…ラッチ回路（ＢＬＫＳＥＬラッチ回路）
５０…リダンダンシ制御回路
５１…リドライバ
５２…ｂＷＬＯＦＦラッチ回路
５３…リドライバ
５４…ＳＡＥラッチ回路
５５…リドライバ
５６…ｂＲＰＲＥラッチ回路
５７…Ｘプレデコーダ
８０…リダンダンシ制御回路
８１…リドライバ
８２…リダンダンシ制御回路
８３…ＷＬＯＮ／ＯＦＦ制御回路
８４…リドライバ
８５…ＳＡＯＮ／ＯＦＦ制御回路
８６…リドライバ
８７…ｂＲＰＲＥ制御回路
８８…Ｘプレデコーダ
８９…Ｘプレデコーダ
９０…ＳＴＣＲＳＴ制御回路
１３０…ＴＲＤＥ制御回路
１３１…ＨＩＴ制御回路
１６６…フューズラッチ回路（ＦＬＡＴＣＨｎ）
１６７…アドレス比較器（ＡＣＯＭＰｎ）
１６８…ヒット検知器
ＷＬ，ＷＬ_ｂ…ワード線
ＷＬ_ａ…スペアワード線
ＢＬ／ｂＢＬ…ビット線対
ＢＡ…バンクアクティブコマンド
ＰＲ…バンクプリチャージコマンド
ＷＬＥ…ワード線状態信号
ＸＢＬＫＰ，ＢＬＫＳＥＬ…アレイ制御回路状態信号
ｂＲＤＯＵＴ（ＴＷＬＯＮ_ｎ）…ワード線活性化信号

Claims (19)

  1. セルアレイユニット内で複数のエレメントが同時に活性化され、その複数のエレメントのいずれかに不良があった場合に、不良エレメントのみを選択的にロウリダンダンシエレメントで置き換えて救済する半導体記憶装置であって、
    前記複数のエレメントのいずれかに不良があった場合に、前記ロウリダンダンシエレメントを活性状態、不良エレメントを非活性状態にして置換するように構成されたアレイ制御回路を備え、前記アレイ制御回路は、
    時間をずらして複数のワード線を順次活性化して行き、前記セルアレイユニット内の複数（２ ｎ 個：ｎは自然数）のメモリブロック内が同時に活性化され、かつ活性化したメモリブロック内の１本乃至ｍ本のワード線（ｍはメモリブロック内のワード線総本数以下の自然数）を活性化した状態にする動作モード時に、メモリブロックを選択するブロックセレクタから出力されるメモリブロックの選択信号であるアレイ制御回路状態信号を受け付けるとプリチャージコマンドを受け付けるまで状態を保持するように構成された第１のラッチ回路と、
    活性化／非活性のタイミングがセンスアンプを動作させるタイミングに同期し、リダンダンシ・ヒットしたサイクルの間は非選択となり、前記センスアンプに活性／非活性タイミング信号を供給するように構成された第２のラッチ回路と、
    時間をずらして複数のワード線を順次活性化して行き、複数のワード線を一緒に活性化した状態にする前記動作モード時に、活性化／非活性のタイミングがワード線を動作させるタイミングに同期し、リダンダンシ・ヒットしたサイクルの間は非選択となり、ワード線活性化信号を保持するように構成された第３のラッチ回路と、
    ロウデコーダの状態を制御する信号を保持し、活性化／非活性のタイミングはワード線を動作させるタイミングに同期し、リダンダンシ・ヒットしても非選択とならず、前記ロウデコーダに活性／非活性のタイミング信号を供給するように構成された第４のラッチ回路と、
    前記第１，第３のラッチ回路の出力信号が供給され、センスアンプ用のメモリブロック選択信号を出力するセンスアンプ制御回路とを具備する
    ことを特徴とする半導体記憶装置。
  2. 前記セルアレイユニットは、複数のメモリブロックを備え、前記アレイ制御回路は、前記メモリブロック毎に設けられることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記複数のワード線を一度にプリチャージする際に、ビット線対をイコライズするタイミングをずらすことを特徴とする請求項１に記載の半導体記憶装置。
  4. 前記セルアレイユニットは、複数のメモリブロックを備え、前記センスアンプを共有する前記メモリブロック内で、Ｍ本（Ｍ＝２，３，４，５，…）のワード線が一緒に選択されることを特徴とする請求項１に記載の半導体記憶装置。
  5. セルアレイユニット内で複数のエレメントが同時に活性化され、その複数のエレメントのいずれかに不良があった場合に、不良エレメントのみを選択的にロウリダンダンシエレメントで置き換えて救済する半導体記憶装置であって、
    前記複数のエレメントのいずれかに不良があった場合に、前記ロウリダンダンシエレメントを活性状態、不良エレメントを非活性状態にして置換するように構成されたアレイ制御回路を備え、
    前記アレイ制御回路は、
    時間をずらして複数のワード線を順次活性化して行き、前記セルアレイユニット内の複数（２ ｎ 個：ｎは自然数）のメモリブロック内が同時に活性化され、かつ活性化したメモリブロック内の１本乃至ｍ本のワード線（ｍはメモリブロック内のワード線総本数以下の自然数）を活性化した状態にする動作モード時に、メモリブロックを選択するブロックセレクタから出力されるメモリブロックの選択信号であるアレイ制御回路状態信号を受け付けるとプリチャージコマンドを受け付けるまで状態を保持するように構成された第１のラッチ回路と、
    活性化／非活性のタイミングがセンスアンプを動作させるタイミングに同期し、リダンダンシ・ヒットしたサイクルの間は非選択となり、前記センスアンプに活性／非活性タイミング信号を供給するように構成された第２のラッチ回路と、
    時間をずらして複数のワード線を順次活性化して行き、複数のワード線を一緒に活性化した状態にする前記動作モード時に、活性化／非活性のタイミングがワード線を動作させるタイミングに同期し、リダンダンシ・ヒットしたサイクルの間は非選択となり、ワード線活性化信号を保持するように構成された第３のラッチ回路と、
    前記第１，第３のラッチ回路の出力信号が供給され、隣接する２つのメモリブロックの両方のロウデコーダに出力信号を供給して制御し、１本のスペアＣＳＬで選択される複数のスペアセルがように構成された制御回路とを具備する
    ことを特徴とする半導体記憶装置。
  6. 前記セルアレイユニットは、複数のメモリブロックを備え、前記アレイ制御回路は、前記メモリブロック毎に設けられることを特徴とする請求項５に記載の半導体記憶装置。
  7. 前記複数のワード線を一度にプリチャージする際に、ビット線対をイコライズするタイミングをずらすことを特徴とする請求項５に記載の半導体記憶装置。
  8. 前記セルアレイユニットは、複数のメモリブロックを備え、前記センスアンプを共有する前記メモリブロック内で、Ｍ本（Ｍ＝２，３，４，５，…）のワード線が一緒に選択されることを特徴とする請求項５に記載の半導体記憶装置。
  9. 連続する複数のワード線選択サイクルにおいて、一度活性化されたワード線がその状態を保持することで、複数のワード線が一緒に活性化される半導体記憶装置であって、
    活性化／非活性のタイミングがワード線を動作させるタイミングに同期し、リダンダンシ・ヒットしたサイクルの間は非選択となり、各々のワード線選択サイクル毎に、選択すべきワード線を指定するためのアドレス情報の一部であり、メモリブロックを選択するブロックセレクタから出力されるメモリブロックの選択信号であるアレイ制御回路状態信号と、当該アドレス情報で指定されるアドレスが予めフューズセットにプログラムされたアドレスと一致したか否かを意味するリダンダンシ情報とを取り込み、特定のサイクルのアドレス情報によって選択され、且つリダンダンシが不整合の時にワード線を選択するためのワード線活性化信号を活性化して保持し、毎サイクルにリダンダンシ・ヒットしたかリダンダンシ・ミスしたかのリダンダンシ情報を出力するように構成されたラッチ回路を備える
    ことを特徴とする半導体記憶装置。
  10. 前記ラッチ回路は、メモリブロック毎のワード線制御信号である前記ワード線活性化信号を生成して保持するものであることを特徴とする請求項９に記載の半導体記憶装置。
  11. 複数のワード線毎に設けられたロウデコーダを更に具備し、前記ラッチ回路は、前記ロウデコーダの各々に設けられ、これらロウデコーダ毎に前記ワード線活性化信号を生成して保持するものであることを特徴とする請求項９に記載の半導体記憶装置。
  12. 連続する複数のワード線選択サイクルにおいて、一度活性化されたワード線がその状態を保持することで、複数のワード線が一緒に活性化される半導体記憶装置であって、
    メモリユニット内のリダンダンシ・ヒットしたメモリブロックを選択するためのアドレスに応答して活性化され、一度アクセスしたワード線が不良ワード線の場合に、ワード線が選択されている期間中リダンダンシ・ヒット情報を保持し続けるとともに、前記不良ワード線を非選択にするように構成され、各メモリブロック毎に設けられた機能回路を備え、
    前記リダンダンシ・ヒット情報は、各メモリブロックに対して複数である
    ことを特徴とする半導体記憶装置。
  13. 前記リダンダンシ・ヒット情報は、連続する複数のワード線選択サイクルにおいて、一度活性化されたワード線がその状態を保持する動作モード時だけ活性化されることを特徴とする請求項１２に記載の半導体記憶装置。
  14. アドレス信号で選択されたＸデコーダの出力信号を発生させるタイミングは、通常動作よりも、連続する複数のワード線選択サイクルにおいて、一度活性化されたワード線がその状態を保持する動作モードの方が遅いことを特徴とする請求項１２に記載の半導体記憶装置。
  15. ロウデコーダのプリチャージを解除する信号を遅延することにより、通常動作よりも、連続する複数のワード線選択サイクルにおいて、一度活性化されたワード線がその状態を保持する動作モードにおける前記アドレスで選択されたＸデコーダの出力信号を発生させるタイミングを遅くすることを特徴とする請求項１２に記載の半導体記憶装置。
  16. Ｘデコーダに入力するアドレス信号を遅延することにより、通常動作よりも、連続する複数のワード線選択サイクルにおいて、一度活性化されたワード線がその状態を保持する動作モードにおけるアドレスで選択されたＸデコーダの出力信号を発生させるタイミングを遅くすることを特徴とする請求項１２に記載の半導体記憶装置。
  17. メモリブロック中の複数のワード線を選択するための複数のリダンダンシ・ヒット情報を含む信号を転送するための配線を、交錯せずに同一線上に設けることを特徴とする請求項１２に記載の半導体記憶装置。
  18. 連続する複数のワード線選択サイクルにおいて、一度活性化されたワード線がその状態を保持することで、複数のワード線が一緒に活性化される半導体記憶装置であって、
    メモリブロックがアクセスされて入力されたロウアドレスと予め用意されたリダンダンシ情報とを比較し、初めてリダンダンシ・ミスしたときに活性化する信号と、周辺回路及びリドライバから供給され、毎サイクルセンスアンプを活性化するタイミングを決めるため、周辺回路及びリドライバから供給される毎サイクル発生するセンスアンプを動作させる信号との論理積を取ってセンスアンプ活性化信号を生成するとともに、前記情報を保持するように構成されたセンスアンプラッチ回路を備える
    ことを特徴とする半導体記憶装置。
  19. 前記メモリブロック内の複数ワード線を一緒に活性化することを特徴とする請求項１８に記載の半導体記憶装置。
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