KR100253373B1

KR100253373B1 - 반도체 메모리의 컬럼 퓨즈 리페어회로

Info

Publication number: KR100253373B1
Application number: KR1019970066970A
Authority: KR
Inventors: 이주상
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-12-09
Filing date: 1997-12-09
Publication date: 2000-05-01
Also published as: KR19990048307A

Abstract

본 발명은 반도체 메모리의 컬럼 어드레스 리페어회로에 관한 것으로, 종래 반도체 메모리의 컬럼 어드레스 리페어회로는 다수의 뱅크에 동일한 어드레스의 메모리셀에 이상이 발생하는 경우 해당 어드레스를 비교하는 퓨즈부와 리던던시셀 선택신호가 입력됨에도 불구하고 디코딩된 뱅크신호를 사용할 수 없으므로 리페어 할 수 없는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 컬럼어드레스신호와 제 1기준신호를 비교하여 메모리셀 인에이블신호와 리던던시셀 인에이블신호의 상태를 결정하는 컬럼 어드레스 비교부와; 컬럼뱅크신호를 디코딩하여 다수의 뱅크신호를 출력하는 디코더와; 상기 뱅크신호와 제 2기준신호를 비교하여 고전위 또는 저전위의 뱅크매치신호를 출력하는 뱅크비교부와; 상기 메모리셀 인에이블신호와 컬럼 어드레스 스트로브, 프레 디코딩신호 및 인버터를 통해 반전된 상기 뱅크매치신호를 입력받아 메모리셀 선택신호를 출력하는 리페어결정부와; 상기 메모리셀 선택신호를 래치하여 각 뱅크의 메모리셀을 선택하는 제 1래치부와; 상기 리던던시셀 인에이블신호와 상기 뱅크매치신호에 따라 인에이블되어, 상기 컬럼 어드레스 스트로브를 래치하여 출력하는 제 2래치부로 구성함으로써, 뱅크가 다르고 리페어할 메모리셀의 어드레스가 동일한 경우, 하나의 뱅크에 구비된 리던던시셀을 이용하여 모든 뱅크의 오류있는 메모리셀을 리페어 하여 리페어율을 증가시키는 효과가 있다.

Description

반도체 메모리의 컬럼 퓨즈 리페어회로

본 발명은 반도체 메모리의 컬럼 퓨즈 리페어회로에 관한 것으로, 특히 메모리셀을 선택하는 어드레스 신호와 뱅크를 선택하는 뱅크신호를 비교하는 수단을 분리하여 동작속도를 증가시키며, 뱅크가 다르고 어드레스가 동일한 경우 한 뱅크 내에서 모든 뱅크의 메모리셀을 리페어 하여 리페어율을 증가시키는데 적당하도록 한 반도체 메모리의 컬럼 퓨즈 리페어회로에 관한 것이다.

일반적으로, 반도체 메모리는 데이터를 저장하기 위한 메모리셀 이외에 그 메모리셀에 이상이 발생하는 경우 이를 대체하기 위해서 여분으로 리던던시셀(REDUNDANCY CELL)이라고 하는 메모리셀을 더 제조하게 된다. 이와 같은 리던던시셀은 퓨즈의 커팅 등에 의해 특정 어드레스의 메모리셀 기능을 대신 수행하게 되며, 각 뱅크에는 이와 같은 리던던시셀을 포함하여 특정 뱅크 내에 구비된 메모리셀이 오류가 발생한 경우 그 특정 뱅크에 구비된 리던던시셀을 사용하게 되며, 이와 같은 메모리셀 또는 리던던시셀을 선택하는 종래 반도체 메모리의 컬럼 퓨즈 리페어회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 반도체 메모리의 컬럼 퓨즈 리페어회로의 블록도로서, 이에 도시한 바와 같이 컬럼어드레스신호(CA) 및 컬럼뱅크신호(CB)를 기준신호(PRECH)와 비교하여 메모리셀 인에이블신호(YSELEN) 또는 리던던시셀 인에이블신호(RYSEN)를 출력하는 컬럼퓨즈부(10)와; 상기 컬럼퓨즈부(10)의 메모리셀 인에이블신호(YSELEN)와, 컬럼 어드레스 스트로브(CAS) 및 프레 디코딩신호(PY)를 인가 받아 소정 조합을 통해 메모리셀선택신호(SCAS) 또는 리던던시셀선택신호(RCAS)를 출력하는 리페어결정부(20)와; 상기 리페어결정부(20)의 메모리셀선택신호(SCAS)를 인가 받아 래치하여 각 뱅크(BANK1~BANKn)로 출력하여 메모리셀을 선택하는 래치부(30)와; 상기 컬럼퓨즈부(10)의 리던던시셀 인에이블신호(RYSEN)에 따라 인에이블되어, 상기 리페어결정부(20)의 리던던시셀선택신호(RCAS)를 래치하여 각 뱅크(BANK1~BANKn)로 출력하여 리던던시셀을 선택하는 래치부(40)로 구성된다.

또한, 도2는 상기 도1의 상세 회로도로서, 이에 도시한 바와 같이 상기 컬럼퓨즈부(10)는 각각의 입력단에 기준신호(PRECH)와 컬럼어드레스신호(CA0~CA7))를 인가 받아 비교하여 그 비교결과에 따라 고전위 또는 저전위신호를 출력하는 퓨즈부(FUSE0~FUSE7)와; 각각의 입력단에 기준신호(PRECH)와 컬럼뱅크신호(CB0~CB3)를 인가 받아 비교하여 그 비교결과에 따라 고전위 또는 저전위신호를 출력하는 퓨즈부(FUSE8~FUSE11)와; 상기 각 퓨즈부(FUSE0~FUSE11)의 출력신호를 입력받아 노아조합하는 3입력 노아게이트(NOR1~NOR4)와; 상기 3입력 노아게이트(NOR1~NOR4)의 출력신호를 낸드조합하여 출력하는 2입력 낸드게이트(NAND1,NAND2)와; 상기 낸드게이트(NAND1,NAND2)의 출력신호를 노아조합하여 리던던시셀 인에이블신호(RYSEN)를 출력하는 노아게이트(NOR5)와 상기 리던던시셀 인에이블신호(RYSEN)를 반전하여 메모리셀 인에이블신호(YSELEN)를 출력하는 인버터(INV1)로 구성된다.

상기 리페어결정부(20)는 상기 컬럼퓨즈부(10)의 메모리셀 인에이블신호(YSELEN)와 컬럼 어드레스 스트로브(CAS) 및 프레 디코딩신호(PY)를 낸드조합하여 리던던시셀선택신호(RCAS)를 출력하는 낸드게이트(NAND3)와; 상기 리던던시셀선택신호(RCAS)를 반전하여 메모리셀선택신호(SCAS)를 출력하는 인버터(INV2)로 구성된다.

상기 래치부(30)는 프레 디코딩신호(PYA),(PYB)에 따라 도통제어되는 직렬접속된 풀다운 트랜지스터(NM1,NM2)와; 전원전압과 상기 풀다운 트랜지스터(NM1)의 소스 사이에 직렬접속되며, 상기 메모리셀선택신호(SCAS)를 각각의 게이트에 인가 받아 도통제어되는 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM3)와; 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM3)의 접점측 신호를 반전하여 출력하는 인버터(INV3)와; 상기 인버터(INV3)의 출력신호에 따라 도통제어되어 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM3)의 접점에 전원전압을 인가제어하는 풀업 모스 트랜지스터(PM2)로 구성된다.

상기 래치부(40)는 상기 컬럼퓨즈부(10)의 리던던시셀 인에이블신호(RYSEN)에 따라 도통제어되는 풀다운 모스 트랜지스터(NM4)와; 상기 리페어결정부(20)의 리던던시셀선택신호(RCAS)를 지연증폭하는 직렬접속된 인버터(INV4,INV5)와; 전원전압과 상기 풀다운 모스 트랜지스터(NM4)의 드레인 사이에 직렬접속되어 상기 인버터(INV5)의 출력신호에 따라 도통제어되는 피모스 트랜지스터(PM3) 및 엔모스 트랜지스터(NM5)와; 상기 피모스 트랜지스터(PM3)와 엔모스 트랜지스터(NM5)의 접점측신호를 반전하여 출력하는 인버터(INV6)와; 상기 인버터(INV6)의 출력신호에 따라 상기 피모스 트랜지스터(PM3)와 엔모스 트랜지스터(NM5)의 접점측에 전원전압을 인가제어하는 풀업 모스 트랜지스터(PM4)로 구성된다.

이하, 상기와 같이 구성된 종래 반도체 메모리의 컬럼 퓨즈 리페어회로의 동작을 설명한다.

먼저, 기준신호(PRECH)와 컬럼어드레스신호(CA) 및 컬럼뱅크신호(CB)가 입력되면, 컬럼퓨즈부(10)의 각 퓨즈부(FUSE0~FUSE11)는 기준신호(PRECH)와 컬럼어드레스신호(CA0~CA7) 또는 컬럼뱅크신호(CB0~CB3)를 비교하여 그 결과를 출력한다. 이때, 기준신호(PRECH)는 반도체 메모리의 프레차지신호이며, 각 퓨즈부(FUSE0~FUSE11)는 기준신호(PRECH)와 비교되는 컬럼어드레스신호(CA0~CA7) 또는 컬럼뱅크신호(CB0~CB3)가 동일한 값일 때 저전위 출력신호를 출력하고, 동일한 값이 아닐 때 고전위 출력신호를 출력한다.

그 다음, 상기 각 퓨즈부(FUSE0~FUSE11)의 출력신호를 노아조합하는 4개의 3입력 노아게이트(NOR1~NOR4)는 입력된 퓨즈부의 출력신호가 모두 저전위일 때 고전위 출력신호를 출력하고, 그렇지 않은 경우에는 저전위 출력신호를 출력한다. 즉, 상기 퓨즈부(FUSE0~FUSE11)에서 비교한 결과 모든 입력신호의 값이 동일한 값일 때 3입력 노아게이트(NOR1~NOR4)는 모두 고전위 출력신호를 출력하게 된다.

그 다음, 낸드게이트(NAND1)는 상기 노아게이트(NOR1,NOR2)의 출력신호가 모두 고전위일 때 저전위의 출력신호를 출력하며, 낸드게이트(NAND2)는 상기 노아게이트(NOR3,NOR4)의 출력신호가 모두 고전위일 때 저전위의 출력신호를 출력하게 된다.

그 다음, 상기 두 낸드게이트(NAND1,NAND2)의 출력신호를 입력받은 노아게이트(NOR5)는 입력된 신호가 모두 저전위일 때 고전위의 출력신호를 출력하게 된다.

결국, 상기 입력된 컬럼어드레스신호(CA) 및 컬럼뱅크신호(CB)가 기준신호(PRECH)와 모두 동일한 경우에만 노아게이트(NOR5)의 출력신호, 즉 리던던시셀 인에이블신호(RYSEN)가 고전위로 출력되며, 이를 인버터(INV1)를 통해 반전한 메모리셀 인에이블신호(YSELEN)는 저전위로 출력된다.

이와 같이 리던던시셀 인에이블신호(RYSEN)가 고전위로 출력되면 이후에 선택되는 셀은 리던던시셀이 선택된다.

그 다음, 상기 메모리셀 인에이블신호(YSELEN)를 인가 받은 리페어결정부(20)의 낸드게이트(NAND3)는 컬럼 어드레스 스트로브(CAS) 및 프레디코더(도면미도시)의 프레 디코딩신호와 낸드조합하여 리던던시셀 선택신호(RCAS)를 출력하고, 이는 인버터(INV2)를 통해 반전되어 메모리셀 선택신호(SCAS)로서 출력된다.

그 다음, 래치부(30)에서는 상기 메모리셀 선택신호(SCAS)를 래치하여 각 뱅크(BANK0~BANKn)의 메모리셀을 선택하게 되며, 그 메모리셀에 이상이 있는 경우 래치부(40)에서 래치된 리던던시셀 선택신호(RCAS)에 의해 각 뱅크(BANK0~BANKn)에 구비된 리던던시셀을 선택하게 된다.

상기한 바와 같이 종래 반도체 메모리의 컬럼 퓨즈 리페어회로는 컬럼뱅크신호를 디코딩하여 사용하면 그 값이 충분히 크지 못하기 때문에 사용할 수 없어 디코딩되지 않은 신호를 사용하며, 이에 따라 리페어할 수 있는 해당 뱅크는 단지 하나로 고정되어 많은 수의 뱅크를 고려할 때 비효율적이다. 즉 다수의 뱅크에 동일한 어드레스의 메모리셀에 이상이 발생하는 경우 해당 어드레스를 비교하는 퓨즈부와 리던던시셀 선택신호가 입력됨에도 불구하고 디코딩된 뱅크신호를 사용할 수 없으므로 리페어할 수 없는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 디코딩한 뱅크신호를 사용하여 다수의 뱅크에 구비된 동일한 어드레스의 메모리셀을 리페어할 수 있는 반도체 메모리의 컬럼 퓨즈 리페어회로를 제공함에 그 목적이 있다.

도1은 종래 반도체 메모리 컬럼 퓨즈 리페어회로의 블록도.

도2는 도1의 상세 회로도.

도3은 본 발명 반도체 메모리 컬럼 퓨즈 리페어회로도.

*도면의 주요 부분에 대한 부호의 설명*

100:컬럼 어드레스 비교부 200:디코더

300:뱅크비교부 20:리페어결정부

30,40:래치부

상기와 같은 목적은 컬럼어드레스신호와 제 1기준신호를 비교하여 그 비교결과에 따라 메모리셀 인에이블신호와 리던던시셀 인에이블신호의 상태를 결정하여 출력하는 컬럼 어드레스 비교부와; 컬럼뱅크신호를 디코딩하여 다수의 뱅크신호를 출력하는 디코더와; 상기 디코더의 뱅크신호와 제 2기준신호를 비교하여 그 비교결과에 따라 고전위 또는 저전위의 뱅크매치신호를 출력하는 뱅크비교부와; 상기 컬럼 어드레스 비교부의 메모리셀 인에이블신호와 컬럼 어드레스 스트로브, 프레 디코딩신호 및 인버터를 통해 반전된 상기 뱅크매치신호를 입력받아 메모리셀 선택신호를 출력하는 리페어결정부와; 상기 리페어결정부의 메모리셀 선택신호를 래치하여 각 뱅크의 메모리셀을 선택하는 제 1래치부와; 상기 리던던시셀 인에이블신호와 상기 뱅크매치신호에 따라 인에이블되어, 상기 컬럼 어드레스 스트로브를 래치하여 출력하는 제 2래치부로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도3은 본 발명 반도체 메모리의 컬럼 퓨즈 리페어회로도로서, 이에 도시한 바와 같이 각각의 컬럼어드레스신호(CA)와 기준신호(PRECH)를 비교하여 그 비교결과에 따라 메모리셀 인에이블신호(YSELEN)와 리던던시셀 인에이블신호(RYSEN)의 상태를 결정하여 출력하는 컬럼 어드레스 비교부(100)와; 컬럼뱅크신호(CB)를 디코딩하는 디코더(200)와; 상기 디코더(200)의 출력신호와 기준신호(COLLAT)를 비교하여 그 비교결과에 따라 고전위 또는 저전위의 뱅크매치신호(BANKMATCH)를 출력하는 뱅크비교부(300)와; 상기 어드레스 비교부(100)의 메모리셀 인에이블신호(YSELEN), 컬럼 어드레스 스트로브(CAS), 프레 디코딩신호(PY) 및 인버터(INV1)를 통해 반전된 상기 뱅크매치신호(BANKMATCH)를 입력받아 메모리셀 선택신호(SCAS)를 출력하는 리페어결정부(20)와; 상기 리페어결정부(20)의 메모리셀 선택신호(SCAS)를 래치하여 각 뱅크의 메모리셀을 선택하는 래치부(30)와; 상기 리던던시셀 인에이블신호(RYSEN)와 상기 뱅크매치신호(BANKMATCH)에 따라 인에이블되어, 상기 컬럼 어드레스 스트로브(CAS)를 래치하여 출력하는 래치부(40)로 구성된다.

상기 어드레스 비교부(100)는 컬럼어드레스신호(CA)와 기준신호(PRECH)를 비교하여 그 비교결과 동일한 값일 경우 저전위의 출력신호를 출력하고, 동일한 값이 아닌 경우 고전위의 출력신호를 출력하는 퓨즈부(FUSE0~FUSE7)와; 상기 퓨즈부(FUSE0~FUSE7)의 출력신호를 인가 받아 낸드조합하여 리던던시셀 인에이블신호(RYSEN)를 출력하는 낸드게이트(NAND1)와; 상기 리던던시셀 인에이블신호(RYSEN)를 반전하여 메모리셀 인에이블신호(YSELEN)를 출력하는 인버터(INV2)로 구성된다.

상기 뱅크비교부(300)는 기준신호(COLLAT)에 따라 도통제어되어 전원전압에 의한 전류를 드레인측으로 흐르게 하는 피모스 트랜지스터(PM1)와; 상기 피모스 트랜지스터(PM1)의 드레인에 각각의 드레인이 접속되며, 상기 디코더(200)의 출력신호에 따라 도통제어되는 다수의 엔모스 트랜지스터(NMB0~NMBn)와; 상기 엔모스 트랜지스터(NMB0~NMBn) 각각의 소스와 접지사이에 접속된 퓨즈(F0~Fn)와; 상기 피모스 트랜지스터(PM1)의 드레인측 신호를 반전하여 뱅크매치신호(BANKMATCH)를 출력하는 인버터(INV3)와; 상기 뱅크매치신호(BANKMATCH)에 따라 도통제어되어 상기 피모스 트랜지스터(PM1)의 드레인에 전원전압을 인가제어하는 피모스 트랜지스터(PM2)로 구성된다.

상기 리페어결정부(20)는 컬럼 어드레스 스트로브(CAS), 상기 메모리셀 인에이블신호(YSELEN), 프레 디코딩신호(PY) 및 인버터(INV1)를 통해 상기 뱅크매치신호(BANKMATCH)를 반전하여 입력받아 낸드조합하여 출력하는 낸드게이트(NAND2)와; 상기 낸드게이트(NAND2)의 출력신호를 반전하여 메모리셀 선택신호(SCAS)를 출력하는 인버터(INNV4)로 구성된다.

상기 래치부(40)는 종래의 구성에서 입력신호로 컬럼 어드레스 스트로브(CAS)를 입력받고, 상기 뱅크매치신호(BANKMATCH)에 따라 도통제어되는 풀다운 모스 트랜지스터(NM6)를 더 포함하여 구성된다.

이하, 상기와 같이 구성된 본 발명 반도체 메모리의 컬럼 퓨즈 리페어회로의 동작을 설명한다.

먼저, 컬럼어드레스신호(CA)와 기준신호(PRECH)가 입력되면, 상기 컬럼 어드레스 비교부(100)의 퓨즈부(FUSE0~FUSE7)는 그 컬럼어드레스신호(CA)와 기준신호(PRECH)가 동일한 값일 경우 저전위의 출력신호를 출력하고, 동일한 값이 아닐 경우에는 고전위의 출력신호를 출력한다.

그 다음, 상기 퓨즈부(FUSE0~FUSE7)의 출력신호를 모두 입력단에 인가 받은 낸드게이트(NAND1)는 상기 퓨즈부(FUSE0~FUSE7)의 출력신호가 모두 고전위일 때 저전위의 출력신호 즉, 저전위의 리던던시셀 인에이블신호(RYSEN)를 출력하며 이를 반전한 인버터(INV2)의 출력신호인 메모리셀 인에이블신호(YSELEN)는 고전위로 출력된다.

이와 동시에 디코더(200)는 컬럼뱅크신호(CB)를 디코딩하여 뱅크신호(BANK0~BANKn)를 출력하며, 이는 뱅크비교부(300)의 엔모스 트랜지스터(NMB0~NMBn)의 게이트에 각각 입력되어 그 엔모스 트랜지스터(NMB0~NMBn)를 도통제어하게 된다. 이때 각 퓨즈(F0~Fn)는 리페어할 뱅크의 퓨즈는 커팅하지 않고, 리페어하지 않을 뱅크의 퓨즈는 커팅된 상태이다.

이와 같은 동작에 의해 반도체 메모리의 컬럼 사이클마다 인가되는 기준신호(COLLAT)와 상기 뱅크신호(BANK0~BANKn)가 모두 동일한 경우 고전위의 뱅크매치신호(BANKMATCH)를 출력하게 된다.

그 다음, 상기 뱅크매치신호(BANKMATCH)가 고전위로 출력되는 경우, 즉, 각 뱅크를 리페어 하는 경우에는 인버터(INV1)를 통해 반전된 저전위의 뱅크매치신호(BANKMATCH)를 인가 받은 리페어결정부(20)는 그 출력신호인 메모리셀 선택신호(SCAS)를 저전위로 고정하여 출력한다. 즉, 상기 인버터(INV1)를 통해 반전된 뱅크매치신호(BANKMATCH)를 인가 받은 낸드게이트(NAND2)는 다른 입력신호에 관계없이 고전위의 출력신호를 출력하게 되며, 이를 반전한 인버터(INV4)의 출력신호는 저전위로 고정되어 각 뱅크의 메모리셀을 선택하지 않게 된다.

또한, 상기 뱅크매치신호(BANKMATCH)가 저전위로 출력되는 경우에는 상기 낸드게이트(NAND2)의 출력신호는 저전위로 고정되고, 이를 반전한 인버터(INV4)의 출력신호 즉, 메모리셀 선택신호(SCAS)는 고전위로 출력되며, 이는 래치부(30)에서 래치되어 각 뱅크의 메모리셀을 선택하게 된다.

그 다음, 상기 컬럼어드레스신호(CA)와 기준신호(PRECH)가 모두 동일하고, 뱅크신호(BANK0~BANKn)와 기준신호(COLLAT)가 모두 동일한 경우에는 상기 리던던시셀 인에이블신호(RYSEN)와 뱅크매치신호(BANKMATCH)가 모두 고전위로 인가되어, 상기 래치부(40)를 인에이블시키고, 이에 따라 컬럼 어드레스 스트로브(CAS)를 래치하여 출력하여 각 뱅크의 리던던시셀을 인에이블시킨다.

또한, 상기 컬럼 어드레스 비교부(100)에서 어드레스가 모두 동일한 것으로 판단되고, 뱅크비교부(300)에서 각각의 뱅크가 동일하지 않은 것으로 판단되어, 리던던시셀 인에이블신호(RYSEN)가 고전위로 출력되고, 뱅크매치신호(BANKMATCH)가 저전위로 출력되는 경우, 래치부(40)의 입력은 컬럼 어드레스 스트로브(CAS)이므로 하나의 뱅크에 구비된 리던던시셀을 이용하여 각 뱅크의 오류있는 메모리셀을 리페어 하게 된다. 즉, 서로 다른 뱅크의 동일한 어드레스의 메모리셀에 오류가 발생한 경우 각각의 뱅크에 구비된 리던던시셀을 이용하여 리페어하지 않고, 하나의 뱅크에 구비된 리던던시셀을 이용하여 상기 서로 다른 뱅크의 동일 어드레스를 갖는 오류 메모리셀을 리페어 하게 된다.

상기한 바와 같이 본 발명 반도체 메모리의 컬럼 퓨즈 리페어회로는 컬럼뱅크신호에 포함된 뱅크정보를 디코딩하고, 그 디코딩된 컬럼뱅크신호와 기준신호를 비교하여 뱅크선택과 리페어를 분리하여 수행함으로써, 뱅크가 다르고 리페어할 메모리셀의 어드레스가 동일한 경우, 하나의 뱅크에 구비된 리던던시셀을 이용하여 모든 뱅크의 오류있는 메모리셀을 리페어하여 리페어 율을 증가시키는 효과와 아울러 컬럼어드레스와 컬럼뱅크를 기준신호와 비교하는 과정을 이분화 함으로써 동작속도를 증가시키는 효과가 있다.

Claims

컬럼어드레스신호와 제 1기준신호를 비교하여 그 비교결과에 따라 메모리셀 인에이블신호와 리던던시셀 인에이블신호의 상태를 결정하여 출력하는 컬럼 어드레스 비교부와; 컬럼뱅크신호를 디코딩하여 다수의 뱅크신호를 출력하는 디코더와; 상기 디코더의 뱅크신호와 제 2기준신호를 비교하여 그 비교결과에 따라 고전위 또는 저전위의 뱅크매치신호를 출력하는 뱅크비교부와; 상기 컬럼 어드레스 비교부의 메모리셀 인에이블신호와 컬럼 어드레스 스트로브, 프레 디코딩신호 및 인버터를 통해 반전된 상기 뱅크매치신호를 입력받아 메모리셀 선택신호를 출력하는 리페어결정부와; 상기 리페어결정부의 메모리셀 선택신호를 래치하여 각 뱅크의 메모리셀을 선택하는 제 1래치부와; 상기 리던던시셀 인에이블신호와 상기 뱅크매치신호에 따라 인에이블되어, 상기 컬럼 어드레스 스트로브를 래치하여 출력하는 제 2래치부로 구성하여 된 것을 특징으로 하는 반도체 메모리의 컬럼 퓨즈 리페어회로.
제 1항에 있어서, 상기 컬럼 어드레스 비교부는 컬럼어드레스신호와 제 1기준신호를 비교하여 그 비교결과 동일한 값일 경우 저전위의 출력신호를 출력하고, 동일한 값이 아닌 경우 고전위의 출력신호를 출력하는 다수의 퓨즈부와; 상기 다수의 퓨즈부의 출력신호를 인가 받아 낸드조합하여 리던던시셀 인에이블신호를 출력하는 낸드게이트와; 상기 리던던시셀 인에이블신호를 반전하여 메모리셀 인에이블신호를 출력하는 인버터로 구성하여 된 것을 특징으로 하는 반도체 메모리의 컬럼 퓨즈 리페어회로.
제 1항에 있어서, 상기 뱅크비교부는 제 2기준신호에 따라 도통제어되어 전원전압에 의한 전류를 드레인측으로 흐르게 하는 제 1피모스 트랜지스터와; 상기 제 1피모스 트랜지스터의 드레인에 각각의 드레인이 접속되며, 상기 디코더의 출력신호에 따라 도통제어되는 다수의 엔모스 트랜지스터와; 상기 다수의 엔모스 트랜지스터 각각의 소스와 접지사이에 접속된 다수의 퓨즈와; 상기 제 1피모스 트랜지스터의 드레인측 신호를 반전하여 뱅크매치신호를 출력하는 인버터와; 상기 뱅크매치신호에 따라 도통제어되어 상기 제 1피모스 트랜지스터의 드레인에 전원전압을 인가제어하는 제 2피모스 트랜지스터로 구성하여 된 것을 특징으로 하는 반도체 메모리의 컬럼 퓨즈 리페어회로.
제 1항에 있어서, 상기 리페어결정부는 컬럼 어드레스 스트로브, 메모리셀 인에이블신호, 프레 디코딩신호 및 인버터를 통해 상기 뱅크매치신호를 반전하여 입력받아 낸드조합하여 출력하는 낸드게이트와; 상기 낸드게이트의 출력신호를 반전하여 메모리셀 선택신호를 출력하는 인버터로 구성하여 된 것을 특징으로 하는 반도체 메모리의 컬럼 퓨즈 리페어회로.
제 1항에 있어서, 상기 제 2래치부는 상기 뱅크매치신호에 따라 도통제어되는 제 1풀다운 모스 트랜지스터와; 리던던시셀 인에이블신호에 따라 도통제어되는 제 2풀다운 모스 트랜지스터와; 컬럼 어드레스 스트로브를 지연증폭하는 직렬접속된 제 1 및 제 2인버터와; 전원전압과 상기 제 2풀다운 모스 트랜지스터의 드레인 사이에 직렬접속되어 상기 제 2인버터의 출력신호에 따라 도통제어되는 피모스 트랜지스터 및 엔모스 트랜지스터와; 상기 피모스 트랜지스터와 엔모스 트랜지스터의 접점측신호를 반전하여 출력하는 제 3인버터와; 상기 제 3인버터의 출력신호에 따라 상기 피모스 트랜지스터와 엔모스 트랜지스터의 접점측에 전원전압을 인가제어하는 풀업 피모스 트랜지스터로 구성하여 된 것을 특징으로 하는 반도체 메모리의 컬럼 퓨즈 리페어회로.