JPH0212938A - 半導体素子製造方法 - Google Patents
半導体素子製造方法Info
- Publication number
- JPH0212938A JPH0212938A JP63164566A JP16456688A JPH0212938A JP H0212938 A JPH0212938 A JP H0212938A JP 63164566 A JP63164566 A JP 63164566A JP 16456688 A JP16456688 A JP 16456688A JP H0212938 A JPH0212938 A JP H0212938A
- Authority
- JP
- Japan
- Prior art keywords
- improper
- semiconductor
- product
- breakdown strength
- judged
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 238000002844 melting Methods 0.000 claims description 3
- 230000008018 melting Effects 0.000 claims description 3
- 230000006378 damage Effects 0.000 claims 1
- 238000012360 testing method Methods 0.000 abstract description 12
- 230000015556 catabolic process Effects 0.000 abstract 4
- 230000002950 deficient Effects 0.000 description 18
- 235000012431 wafers Nutrition 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 239000008188 pellet Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000003550 marker Substances 0.000 description 1
- 238000003909 pattern recognition Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000006748 scratching Methods 0.000 description 1
- 230000002393 scratching effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体素子内に環状の半導体接合部を形成し
た高耐圧の半導体素子の製造方法に関し、詳しくは特性
不良の半導体素子が誤って用いられることを完全に防止
する製造する方法に関するものである。
た高耐圧の半導体素子の製造方法に関し、詳しくは特性
不良の半導体素子が誤って用いられることを完全に防止
する製造する方法に関するものである。
トランジスタ、サイリスク等の半導体装置の特性試験は
、製品としての完成後に行われる他、第３図に示すよう
な半導体素子（２）の形成後の半導体ウェーハ（１）に
ついてウェーハ状態のまま行われることもあり、特性試
験後、不良品と判定された半導体素子（２）には不良マ
ーク（Ｍ）として赤インクを塗布しマーキングしておく
。そして、個々にペレット分割した後、後のペレットマ
ウント工程等へ送り、パターン認識によって不良マーク
（Ｍ）を識別してそノ半導体素子（２）を除いてペレッ
トマウントしたり、或いはペレットに分割した後、目視
等で不良マーク（Ｍ）を識別して予め除去しておき、後
のペレットマウント工程に送ったりする。
、製品としての完成後に行われる他、第３図に示すよう
な半導体素子（２）の形成後の半導体ウェーハ（１）に
ついてウェーハ状態のまま行われることもあり、特性試
験後、不良品と判定された半導体素子（２）には不良マ
ーク（Ｍ）として赤インクを塗布しマーキングしておく
。そして、個々にペレット分割した後、後のペレットマ
ウント工程等へ送り、パターン認識によって不良マーク
（Ｍ）を識別してそノ半導体素子（２）を除いてペレッ
トマウントしたり、或いはペレットに分割した後、目視
等で不良マーク（Ｍ）を識別して予め除去しておき、後
のペレットマウント工程に送ったりする。
ところで、上述したように、半導体ウェーハ（１）の特
性試験後、不良品゛と判定された半導体素子（２）には
不良マーク（Ｍ）として赤インクを塗布しておき、ペレ
ット分割後、後のペレットマウント工程等において認識
・除去している。ところが、識別の際、光の照射具合に
よっては不良マーク（Ｍ）が見えなかったり、或いはマ
ーカの目詰まりによって不良マーク（Ｍ）が薄く塗布さ
れ、同様に識別されないまま良品として送られることが
ある。そのため、規格ぎりぎりの不良品が製品としての
特性試験時にも良品と判定されて出荷されるといった不
都合があった。
性試験後、不良品゛と判定された半導体素子（２）には
不良マーク（Ｍ）として赤インクを塗布しておき、ペレ
ット分割後、後のペレットマウント工程等において認識
・除去している。ところが、識別の際、光の照射具合に
よっては不良マーク（Ｍ）が見えなかったり、或いはマ
ーカの目詰まりによって不良マーク（Ｍ）が薄く塗布さ
れ、同様に識別されないまま良品として送られることが
ある。そのため、規格ぎりぎりの不良品が製品としての
特性試験時にも良品と判定されて出荷されるといった不
都合があった。
そこで、従来、半導体ウェーハ（１）の特性試験後、特
性不良の半導体素子（２）にはその表面に針先で傷を付
けて電極間を切断し素子を強制的に破壊するスクラッチ
方式と呼ばれるものがある。ところが、スクラッチ後に
生じたクズが良品の半導体素子（２）の表面に付着して
電極間を短絡させるといったトラブルがあり、十分に解
決されていない。
性不良の半導体素子（２）にはその表面に針先で傷を付
けて電極間を切断し素子を強制的に破壊するスクラッチ
方式と呼ばれるものがある。ところが、スクラッチ後に
生じたクズが良品の半導体素子（２）の表面に付着して
電極間を短絡させるといったトラブルがあり、十分に解
決されていない。
本発明は、多数の半導体素子が形成されかつ各半導体素
子領域内に環状の半導体接合部を形成した半導体ウェー
ハ内の各素子の電気的特性を測定して選別した後、特性
不良と判定された半導体素子のチャンネルストッパを溶
融・短絡させ、強制破壊することを特徴とする。
子領域内に環状の半導体接合部を形成した半導体ウェー
ハ内の各素子の電気的特性を測定して選別した後、特性
不良と判定された半導体素子のチャンネルストッパを溶
融・短絡させ、強制破壊することを特徴とする。
上記技術的手段によれば、環状の半導体接合部、例えば
チャンネルストッパを形成した半導体素子について特性
不良と判定されたものには外部電圧によってそのチャン
ネルストッパを溶融させ、素子を強制破壊する。
チャンネルストッパを形成した半導体素子について特性
不良と判定されたものには外部電圧によってそのチャン
ネルストッパを溶融させ、素子を強制破壊する。
本発明に係る半導体素子製造方法を第１図及び第２図を
参照して以下説明する。第１図及び第２図は、外周にチ
ャンネルストッパを形成した高耐圧の半導体素子の一具
体例であるプレーナ形サイリスク（３）の要部断面図と
平面図を示す。上記サイリスタ（３）は、第１図に示す
ように、シリコンのＰＮＰＮの四層構造を有し、下方側
から第二層のＮ層の両面からＰ型の絶縁領域を形成した
後、裏面全面にアノード領域（Ａ）となる第−層の２層
を形成すると共に、表面側に選択拡散によってゲート領
域（Ｇ）となる第三層の２層、カソード領域（Ｋ）とな
る第四層のＮ層を順次形成して、素子の裏面にアノード
電極（４）を形成し、素子の表面の絶縁膜（５）に設け
た窓孔部にゲート電極（６）とカソード電極（７）を形
成した構造を持つ。そして、第１図及び第２図に示すよ
うに、第二層のＮ層に素子表面からその外周に沿って高
濃度Ｎ型不純物を選択的に拡散してチャンネルストッパ
（８）を形成する。そうすると、逆バイアス印加時にチ
ャンネルストッパ（８）において電位勾配が緩やかとな
って空乏層が大きく拡がり、第二層のＮ層内の素子表面
で電流がチャンネルストッパ（８）を迂回して流れるた
め素子の耐圧が向上する。
参照して以下説明する。第１図及び第２図は、外周にチ
ャンネルストッパを形成した高耐圧の半導体素子の一具
体例であるプレーナ形サイリスク（３）の要部断面図と
平面図を示す。上記サイリスタ（３）は、第１図に示す
ように、シリコンのＰＮＰＮの四層構造を有し、下方側
から第二層のＮ層の両面からＰ型の絶縁領域を形成した
後、裏面全面にアノード領域（Ａ）となる第−層の２層
を形成すると共に、表面側に選択拡散によってゲート領
域（Ｇ）となる第三層の２層、カソード領域（Ｋ）とな
る第四層のＮ層を順次形成して、素子の裏面にアノード
電極（４）を形成し、素子の表面の絶縁膜（５）に設け
た窓孔部にゲート電極（６）とカソード電極（７）を形
成した構造を持つ。そして、第１図及び第２図に示すよ
うに、第二層のＮ層に素子表面からその外周に沿って高
濃度Ｎ型不純物を選択的に拡散してチャンネルストッパ
（８）を形成する。そうすると、逆バイアス印加時にチ
ャンネルストッパ（８）において電位勾配が緩やかとな
って空乏層が大きく拡がり、第二層のＮ層内の素子表面
で電流がチャンネルストッパ（８）を迂回して流れるた
め素子の耐圧が向上する。
本発明に係る半導体素子製造方法によれば、まず従来と
同じく上記チャンネルストッパ（８）を外周に形成した
高耐圧の半導体素子、例えばブレーナ型サイリスタ（３
）を多数個一括して半導体ウェーハに形成し、各素子の
電気的特性を測定して選別しておく。その後、特性不良
と判定されたサイリスタ（３）については、不良マーク
（Ｍ）として赤インクを塗布するだけでなく、第１図に
示すように、チャンネルストッパ（８）の特定箇所にお
いてその両側から素子表面に絶縁Ｗ４（５）を貫いて電
極ピン（９）（９）を押し当てて電圧を印加する。そう
すると、第２図に示すように、チャンネルストッパ（８
）の電圧印加領域（ｌＯ）が溶融して短絡し、逆バイア
ス印加時に電流が領域（１０）を短絡的に流れるため、
耐圧が劣化する。そこで、つ工−ハ状態での特性試験時
に不良マーク（Ｍ）が見落とされても製品としての特性
試験の際、定格電圧印加によって逆耐圧不良と判定され
るため確実に不良品として選別・除去できる。
同じく上記チャンネルストッパ（８）を外周に形成した
高耐圧の半導体素子、例えばブレーナ型サイリスタ（３
）を多数個一括して半導体ウェーハに形成し、各素子の
電気的特性を測定して選別しておく。その後、特性不良
と判定されたサイリスタ（３）については、不良マーク
（Ｍ）として赤インクを塗布するだけでなく、第１図に
示すように、チャンネルストッパ（８）の特定箇所にお
いてその両側から素子表面に絶縁Ｗ４（５）を貫いて電
極ピン（９）（９）を押し当てて電圧を印加する。そう
すると、第２図に示すように、チャンネルストッパ（８
）の電圧印加領域（ｌＯ）が溶融して短絡し、逆バイア
ス印加時に電流が領域（１０）を短絡的に流れるため、
耐圧が劣化する。そこで、つ工−ハ状態での特性試験時
に不良マーク（Ｍ）が見落とされても製品としての特性
試験の際、定格電圧印加によって逆耐圧不良と判定され
るため確実に不良品として選別・除去できる。
尚、本発明は環状の半導体接合部としてチャンネルスト
ッパ（８）だけでなく、ガードリングを設けた半導体素
子についても通用できる。
ッパ（８）だけでなく、ガードリングを設けた半導体素
子についても通用できる。
本発明によれば、半導体素子をウェーハ状態で特性試験
した後、特性不良と判定されたちのには環状の半導体接
合部を部分的に溶融し、素子を強制破壊するようにした
から、仮に製品化されたとしても耐圧試験によって確実
に逆耐圧不良と判定され、確実に不良品として選別・除
去できる。
した後、特性不良と判定されたちのには環状の半導体接
合部を部分的に溶融し、素子を強制破壊するようにした
から、仮に製品化されたとしても耐圧試験によって確実
に逆耐圧不良と判定され、確実に不良品として選別・除
去できる。
第１図と第２図は本発明に係る半導体素子製造方法の一
通用例を示すプレーナ型サイリスタの要部断面図と平面
図、第３図は半導体ウェーハの平面図である。 （３）−ｍ−半導体素子、 （８）・−環状の半導体接合部。
通用例を示すプレーナ型サイリスタの要部断面図と平面
図、第３図は半導体ウェーハの平面図である。 （３）−ｍ−半導体素子、 （８）・−環状の半導体接合部。
Claims (1)
- （１）多数の半導体素子が形成されかつ各半導体素子領
域内に環状の半導体接合部を形成した半導体ウェーハ内
の各素子の電気的特性を測定して選別した後、特性不良
と判定された半導体素子のチャンネルストッパを溶融・
短絡させ、強制破壊することを特徴とする半導体素子製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63164566A JPH0212938A (ja) | 1988-06-30 | 1988-06-30 | 半導体素子製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63164566A JPH0212938A (ja) | 1988-06-30 | 1988-06-30 | 半導体素子製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0212938A true JPH0212938A (ja) | 1990-01-17 |
Family
ID=15795600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63164566A Pending JPH0212938A (ja) | 1988-06-30 | 1988-06-30 | 半導体素子製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0212938A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009046119A (ja) * | 2007-08-20 | 2009-03-05 | Rigen Kanpotekku Kk | 車両用緩衝椅子の高さ調節用弁集約型操作ボタン |
-
1988
- 1988-06-30 JP JP63164566A patent/JPH0212938A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009046119A (ja) * | 2007-08-20 | 2009-03-05 | Rigen Kanpotekku Kk | 車両用緩衝椅子の高さ調節用弁集約型操作ボタン |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100731270B1 (ko) | 테스트 가능한 정전기 방전 보호 회로 | |
| DE102014117723B4 (de) | Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung | |
| US5021861A (en) | Integrated circuit power device with automatic removal of defective devices and method of fabricating same | |
| KR970003725B1 (ko) | 반도체상의 게이트 산화물의 테스트 방법 | |
| US5376815A (en) | Semiconductor device having bipolar-mos composite element pellet suitable for pressure contacted structure | |
| US5391502A (en) | Per-wafer method for globally stressing gate oxide during device fabrication | |
| JPH0212938A (ja) | 半導体素子製造方法 | |
| US5446310A (en) | Integrated circuit power device with external disabling of defective devices and method of fabricating same | |
| US20190237458A1 (en) | Semiconductor device having multiple gate pads | |
| JP2005150426A (ja) | 半導体装置の製造方法および半導体装置の試験方法 | |
| US5392187A (en) | Integrated circuit power device with transient responsive current limiting means | |
| KR20180095462A (ko) | 반도체 장치의 제조 방법 및 반도체 장치 | |
| JPH0782165B2 (ja) | 液晶表示装置の製造方法 | |
| JP3261904B2 (ja) | 半導体装置 | |
| JPH01217976A (ja) | 縦型電界効果トランジスタおよびその選別・組立方法 | |
| KR100490333B1 (ko) | 바이폴라트랜지스터및그제조방법 | |
| KR100439850B1 (ko) | 고내압전력용트랜지스터 | |
| JPH0817884A (ja) | 半導体装置およびその測定方法 | |
| JPS593943A (ja) | 半導体装置の製造方法 | |
| JPS61268034A (ja) | 半導体装置 | |
| JP2585556B2 (ja) | 半導体集積回路装置 | |
| JPS5936915Y2 (ja) | 半導体装置 | |
| JPH04134842A (ja) | 絶縁膜の信頼性評価方法及び装置 | |
| KR19980020523A (ko) | 바이폴라 트랜지스터 및 그 제조방법 | |
| KR19980020525A (ko) | 바이폴라 트랜지스터 제조방법 |