KR970003725B1 - 반도체상의 게이트 산화물의 테스트 방법 - Google Patents

Abstract

요약없음.

Description

반도체상의 게이트 산화물의 테스트 방법

제1도는 종전기술의 조립상태에의 어떤 특정단계에 있는 실리콘 웨이퍼의 일부 단면도.

제2도는 본 발명의 실시를 위해 변형된 그 다음 단계에 있는 실리콘 웨이퍼의 단면도.

*도면의 주요부분에 대한 부호의 설명*

10 : 실리콘 웨이퍼14 : 상부표면층

14A : 게이트 산화물부분14B : 필드 산화물부분

16 : 게이트전극18 : 절연층

19 : 구멍20 : 금속층

21 : 전기접촉부22 : 전압소스

23 : 연결부24 : 전류계

본 발명은 MOS 장치를 포함하는 실리콘 집적회로 장치의 제조에 관한 것으로 특히 반도체상의 게이트 산화물을 테스트하는 방법에 관한 것이다.

MOS장치 특히, MOS트랜지스터는 초고밀도 집적회로 장치의 대부분을 구성한다.

그러한 장치들은 단일 결정성 실리콘 기판의 부분위에 있는 산화 실리콘의 얇은 층으로 특징지워지며 그 위에 보통 다결정성 실리콘으로 된 게이트 전극이 있으며 그 전극에 놓여 있는 실리콘의 물성에 원하는 바대로 영향을 주기 위한 전압이 걸린다.

신뢰성있는 작동을 위하여 게이트 산화물의 집적도가 유지되어야 하는 것이 중요하다.

그러나 게이트-산화물 핀홀은 MOS장치에 있어서 가장 심각한 문제중의 하나로 되어 왔었다.

또한 MOS기술이 진보하고 집적회로에 있어서 MOS장치의 밀도가 증가함에 따라 아주 얇은, 경우에 따라서는, 단지 몇개의 단일층의 두께를 가진 산화물을 사용하는 것이 필요하다.

기존 회로와의 화합성의 중요성 때문에 산화물에 아주 높은 전장을 걸리게 하는 표준 5볼트에서 그러한 얇은 산화물 장치를 작동하는 것이 보통이다.

그러한 전장을 사용할때는 집적회로가 전장에서 신뢰성있게 작동될려면 산화물의 결함이 없어야 한다.

일단 장치에 결합된 결함있는 장치는 특히 장치가 전장에 있으면 그 결함을 발견하기도 어렵고 교체하는데 비용도 많이 소요된다.

따라서, 장치에 결합시키기전에 결함있는 산화물을 가진 장치를 스크린하는 방법에 상당한 관심이 있어 왔다.

산화물을 스크린하는 가장 통상의 방법은 소결시키는 것이다.

이 방법은 전형적으로 상승된 온도에서 상술된 시간동안 보통보다 높은 전압에서 장치를 작동하는 것을 포함한다.

산화물의 결함은 그 전압에 의해 크게 가속화되고 고온에서 덜 가속화되는 경향이 있다.

그러나 가해진 전압은 종전기술 장치의 상태에서의 최대 동력공급전압보다 단지 약간 더 큰 경향이 있는 게이트 펀치-스루 전압보다 작아야 하는것이 중요하다.

이것은 핫 일렉트론 문제를 야기시키거나 트랜지스터 부족을 야기시킴이 없이 안전하게 사용될 수 있는 동력공급전압의 크기에 제한을 가하게 된다.

중요한 또다른 인자는 집적회로에서 모든 게이트 산화물을 본질적으로 균등하게 응력을 가하는 필요가 있다는 것이다.

이것은 랜덤로직 장치같은 복합장치에서는 어렵다.

그러한 복합장치에서는 모든 내부 트랜지스터를 본질적으로 균등하게 응력을 가하는 한셋트의 입력상태를 발견하기 어렵다.

따라서 소결은 게이트 산화물을 스크리닝시키는데 별로 이용성이 없게 된다.

게이트 산화물을 스크리닝시키는 또다른 통상의 방법은 장치의 최종시험 도중에 산화물층에 짧은 고전압응력을 가하는 것이다.

이 기술은 DRAM에 사용된 MOS캐패시터의 산화물층을 테스트하기 위해 가장 성공적으로 사용되어져 왔다.

이 방법은 모든 캐패시터 플레이트가 공동노드에 연결되기 때문에 이 적용에 있어서 매우 효과적이다.

그러나 이 기술은 각 게이트를 단한번 응력을 가하는 한셋트의 테스트 벡타를 필요로 하기 때문에 랜덤으로 직장치에 적용하기에는 매우 어렵다.

번갈아서 모든 게이트가 연결되도록 하기 위하여 하나 또는 몇모드에 추가의 회로를 추가하는 것이 필요한데 이것은 바람직하지 않게도 집적회로에 장치의 수를 더 증가시키게 되며 이 스크리닝기술은 랜던로직장치에는 많은 정도까지는 사용되지 않고 있다.

산화물의 마모수명은 장치의 예상수명에 접근하기 때문에 잠재적인 결함이 있는 산화물층을 제거하는데 사용되는 응력은 양호한 산화물층의 남은 수명을 감소시킬 수 있다는 추가의 문제점이 있다.

이 문제점을 해결하기 위하여 비파과적 게이트 산화물층 스크리닝 방법이 개발되었다.

이 기술은 산화물층에 응력을 가하기 위해 고전압을 필요로 함이 없이 산화물을 통한 아주 낮은 수준의 유출이 되게하는 기술이다.

이 방법은 결함있는 산화물이 낮은 전압에서도 높은 포울러-노드하임 터널 링 전류(Fowler-Nordheim tunneling current)를 나타낸다는 이론에 근거를 두고 있다.

이 기술에서는 양호한 산화물층의 검출될 수 있는 수준 바로 밑의 수준의 포울러-노드하임 터널링 전류가 생기는 크기의 전압이 테스트되는 산화물층에 걸린다.

따라서 결함이 있는 산화물층은 검출될 수 있는 전류를 발생하지만 양호한 산화물층은 그러하지 않고 또한 품질이 저하되지 않는다.

이 기술은 DRAM에는 쉽게 적용될 수 있지만 전류 흐름통로가 패스 트랜지스터를 포함하고 있으면 아주 작은 전류를 감지할 수 없기 때문에 랜덤로직 장치에는 쉽게 적용될 수 없다.

따라서 테스트되는 산화물층의 게이트전극은 낮은 레벨의 전류를 감지하기 위하여 외부감지장치 또는 온-칩 테스트구조물에 대한 직접의 저저항통로를 필요로 하는데 이것은 일반적으로 실용적이지 못하다.

본 발명은 개선된 게이트 산화물의 스크리닝기술에 관한 것이다.

이것은 시간에 따른 게이트 산화물층이 형성이 되지 않는 것은 결함이 있는 구역에서 비정상적으로 큰 터널링 전류를 생기게 하는 산화물층의 결함으로 인한 것이라는 전체를 기초로 한 것이다.

몇몇 작업자들은 실리콘/이산화 실리콘 계면에서의 호울 트래핑이 게이트 산화물의 분리를 진행시킨다는 것을 밝혔다.

호울 트래핑은 불안정한 런어웨이 상태가 확립되고 결함구역이 폴리실리콘 전극위에 놓여있는 국부적으로 용융된 부분에 충분한 전류를 통과시킬때까지 더많은 호울 트래핑을 야기시키는 더많은 터널링을 생기게 하는 트랩의 구역에서 전장을 증가시키고 그다음 용융된 실리콘이 산화물 결함층 부분에 들어가서 단락이 되게된다.

양호한 산화물을 통한 포울러-노드하임 터널링 전류는 예측이 가능하고 결함이 있는 산화물을 양호한 산화물층에서 터널링이 검출되기 시작하는 지점부근에서 보통보다 더높은 터널링 전류를 나타낸다는 것이 알려져 있다.

또한 터널링 전류는 터널링 전압의 지수함수인 경향이 있다.

본 발명은 양호한 산화물에서 검출될 수 있는 양의 터널링전류를 통과시키는데 필요한 가장 낮은 값, 바람직하기로는 가장낮은 값의 바로 밑의 값에서 스크린으로써 강제전압을 사용하는 것을 포함한다.

같은 전압에서 응력이 가해진 결함있는 산화물은 훨신 더 큰 전류를 생기게 한다.

이 스크린은 양호한 산화물에 손상을 끼침이 없이 결함있는 산화물을 검출할 수 있다.

또한 이 기술을 랜덤로직 장치에 적용하기 위하여 이 스크리닝이 그러한 랜덤로직 장치의 조립에 있어서 중간단계에서 수행된다.

특히 본 발명의 바람직한 구체적 실시예에서 폴리실리콘 게이트층이 디포지트되고, 다음의 첫번째 레벨금속 결합층으로 부터 다결정성 실리콘층을 분리하는데 사용되는 디포지트된 절연층(전형적으로 산화물)에 의해 덮혀있고 그다음 포토레지스트(photoresist)로 덮혀있는 산화물로 코팅된 실리콘 기판위에 패턴이 형성되는 단계를 통하여 보통 형태로 실리콘 웨이퍼가 가공된후 스크리닝이 행하여진다.

보통 그 다음 단계는 디포지트된 절연층위에 선택적으로 포토레지스트를 노출시키는 것이며 상기 절연층은 그 다음의 첫번째 레벨의 금속과 다결정성 게이트층 사이와, 그다음 첫번째 레벨의 금속과 활성실리콘 구역사이의 접촉이 되게 하기 위하여 제거된다.

그대신에 이 지점에서, 스크린되는 웨이퍼는 첫번째레벨의 금속과 폴리실리콘 접촉을 형성하게 되는 디포지트된 절연층위에 포토 레지스트를 노출시킨 마스크에 노출된다.

디포지트된 절연층이 제거되고 포토레지스트가 노출되어 제거되고 금속층이 그 위에 디포지트될때 단일의 금속 접촉부가 이금속층에 의하여 모든 게이트 전극에 대하여 형성된다.

그다음 이지점에서 금속층의 패턴이 형성되어 통상의 포토리소그래피 기술에 의해 다이크기의 구역으로 나뉘어져서 개개의 랜덤로직 집적회로를 각각 수용하도록 된 개개의 다이스에 대하여 액세스가 되게 된다.

일단 금속층의 패턴이 형성되아 다이사이즈 구역으로 되면 하나의 프로브가 웨이퍼 랜딩을 가로질러 각 다이위에 설치된다.

또한 여러개의 못으로 한번의 작동에서 각 다이형태의 구역에 전기적 접촉을 만들 수 있다.

일단 한 다이구역에 해당하는 금속부와 전기적 접촉이 형성되고 웨이퍼의 뒷면과 또다른 전기적 접촉이 이루어지면 원하는 레벨의 전압이 각 다이구역에 걸리고 그 전류가 측정된다.

이것은 다이구역의 각 게이트 전극에 같은 볼레지를 걸리게 한다.

다이구역의 어떤 게이트도 결함이 있는 다이구역은 하자가 있는 것으로써 검출되기에 충분한 비정상적인 전류를 발생시킨다.

각 하자있는 다이구역의 위치는 통상이 방법으로 상세히 나타내어지며 다이싱한후 결함있는 다이는 포장 되기전에 제거된다.

이론상으로는 이 비파괴 시험은 결함이 있는 모든 다이를 제거하야 하지만 어떤 경우에는 보통보다 더큰 호을트랩밀도를 가진 결함있는 산화물이 있을 수 있어서 처음에는 보통보다 더높은 터널링 전류를 나타내지 않을 수 있다.

그러한 상황이 존재하면 이 터널링 전류 스크린은 적합하지 않을 수 있다.

그런경우에 이러한 결함을 확인하기 위하여 제조공정의 상기 단계에 약간의 고전압 스크린을 가할 수 있다.

이 스크리닝 전압 및 그 기간은 양호한 산화물의 잔존수명에 나쁜영향을 주지 않도록 선택되어야 한다.

이 스크리닝 조작에 이어 다결정성 게이트층과 접촉하기 위해 사용되는 금속층이 제거되고 활성접촉 구역을 한정하는 또다른 마스크가 사용된다.

디포지트된 절연층이 그러한 활성접촉 구역에서 개방되면 첫번째 레벨의 금속이 디포지트되고 공정이 보통의 방법대로 계속된다.

본 발명은 첨부된 도면을 참고로 하기와 같이 더 상세히 설명된 것으로부터 더 잘이해될 것이다.

제1도는 보통 조립공정의 중간단계까지 제조된 실리콘웨이퍼 부분을 나타낸다.

잘알려진바와 같이, 대부분의 공정에서 비교적 큰 웨이퍼로 만들어 그것이 여럿의 다이스로 절단되고 그것이 적어도 하나의 집적회로를 포함하게 되는 방법이 전형적인 방법이었다.

훨씬 더 큰 웨이퍼의 단일의 다이 구역의 부분이 제1도에 나타나있는데 도면은 정치수대로 나타나있지 않다는 것을 알아야 한다.

도면에서 나타낸 단계에서, 그 부피가 단일의 결정성 실리콘으로 된 실리콘 웨이퍼(12)는 실리콘 산호물의 상부 표면층(14)을 가지고 있다.

상부표면층(14)은 웨이퍼를 분리된 활성구역으로 나누는 얇은 게이트 산화물 부분(14A) 및 두꺼운 필드 산화물부분(14B)을 포함하고 있는데 그 각부분은 하나이상의 트랜지스터를 포함한다.

나타낸 바와같이 각 활성구역은 하나의 트랜지스퍼를 수용하도록 설계되어 있다.

이 목적을 위하여 각 활성구역은 트랜지스터의 소스 및 드레인으로 기능을 하기 위하여 서로 떨어져 있는 한쌍의 도프된 구역(doped area)을 포함하고 있다.

다결정성 실리콘의 게이트 전극(16)이 각 활성구역에 있는 얇은 게이트 산화물 구역(14A)위에 놓여져 있다.

또한 전형적으로 이산화 실리콘으로 된 절연층(18)이 실리콘 웨이퍼 위에 덮혀져 있다.

통상적으로 그 다음 다결정성 게이트 전극부분과 실리콘 웨이퍼의 소스 및 드레인 구역의 부분을 노출시키도록 이 절연층(18)을 개방하기 위하여 포토리소그래피가 사용되며 다결정성 실리콘 전극 및 활성 실리콘웨이퍼와 접촉하기 위하여 패턴이 형성된 실리콘층 위의 층으로써 첫번째 레벨의 금속이 디포지트 되어있다.

그다음 이 금속층의 패턴이 적합하게 형성된다.

그러나 본 발명의 실시에 있어서는, 실리콘층의 패턴이 형성되어 폴리실리콘 전극만이 노출되고 그후 접촉구멍 또는 바이어스(19)(제2도에 금속으로 채워져 나타나 있음)에 의해 각 다결정성 게이트 전극(16)과 접촉하는데 사용되는 전형적으로 알루미늄으로 된 디포지트된 금속층(20)이 있다.

이 금속층의 패턴이 형성되어 각 개개의 부분이 상술된 바와같이 웨이퍼의 단일 다이구역위에 놓여있게 되는데 그 자세한 것이 제2도에 나타나 있다.

그후 이 금속층(20)에 하나의 전기 접촉부(21)를 만들고 연결부(23)로 도식적으로 나타낸 바와같이 웨이퍼의 뒷면과의 또다른 전기접촉부가 설치된다.

그다음 전압소스(22) 및 전류계(24)가 상기 두 접촉부 사이에 직렬로 연결된다.

전압소스(22)에 의해 공급된 전압은 다결정성 게이트 전극밑에 놓여있는 결함없는 게이트 산화물층에 대하여 전류계(24)에 검출될 수 있는 전류의 값 바로 밑의 값으로 조정된다.

선택적으로 더높은 전압이 양호한 산화물층을 크게 손상시키지 않으면서 결함있는 산화물을 마모시키기 위하여 공급될 수 있다.

상기 언급된 바와 같이 비정상적으로 큰 전류는 적어도 하나의 결함있는 게이트 산화물층을 포함하여 결함이 있는 다이구역을 나타낸다.

역시 상기에서 언급된 바와같이 어떤 경우에는 추가의 스크린으로써 짧은 고전압 펄스를 포함하는 것이 유리하다.

각 다이구역이 테스트된후 그속층(20)은 에칭되고 첫번째 레벨금속에 의해 연결이 필요한 소스 및 드레인구역 같은 활성장치 구역을 노출시키기 위하여 절연층(20)을 개방시키기 위하여 포토리소그래피가 사용된다.

절연층(18)이 그렇게 만들어진 다음, 실리콘웨이퍼 위에 첫번째 레벨금속이 균일하게 디포지트되고 다결정성 전극 및 소스 및 드레인구역에 연결부를 제공하기 위하여 패턴이 형성된다.

그후 실리콘 웨이퍼가 통상의 형태로 가공되고 마지막에 다이싱되어 집적회로를 각각 포함하는 개개의 다이스를 형성한다.

본 발명의 본빌 및 범위에 벗어남이 없이 상술된 특정 실시예에 여러가지 변형이 가능하다는 것을 알아야 한다.

예를들면 한조작으로 개개의 다이구역에서 단지 선택된 그룹의 트랜지스터만을 테스트하는 것도 가능하며 이 경우에 테스트되는 그룹의 트랜지스터만이 테스트에 사용되는 금속층에 연결된 게이트 전극을 가진다.

이것은 게이트 산화물층이 단일 조작으로 병열로 테슬되도록 금속층이 디포지트전에 그들의 게이트 전극위에만 절연층(18)을 개방시킴으로서 이루어질 수 있다.

Claims (9)

1. 게이트산화물층 위에 놓여있는 다결정상 실리콘 게이트 전극을 각각 가지고 있는 여럿의 MOS 트랜지스터를 포함하는 집적회로를 각각 포함하는 여럿의 개개의 다이스를 형성하는 것을 포함하는 집적회로의 제조방법에 있어서,

   - 테스트되는 게이트 산화물 구역 위에 다결정성 게이트 전극을 포함하는 실리콘 웨이퍼를 만들고;

   - 웨이퍼위에 절연층을 디포지트 시키고 동시에 텍스트되는 트랜지스터 그룹의 게이트 전극부분을 선택적으로 노출시키기 위하여 상기층의 패턴을 형성하고;

   - 전기적 연결부를 형성하기 위하여 노출된 게이트 전극에 금속층을 디포지트시키고, 금속층의 각 분리된 부분이 이 게이트 산화물이 같이 나란히 테스트되는 트랜지스터 그룹의 게이트 전극의 일부분만 덮도록 상기 금속층의 패턴을 형성하고, 그 다음 게이트 산화물구역을 통하여 동시에 전류를 통과시키기 위하여 상기 금속층과 실리콘 웨이퍼 사이에 전압을 걸어주고, 다이구역에서 선택된 트랜지스터의 어떤 게이트 산화물층에 비정상적으로 큰 전류를 검출하기 위하여 전류를 측정하는 단계로 구성된 것을 특징으로 하는 단일의 다이구역에서 트랜지스터 그룹의 게이트 산화물을 동시에 테스트하는 방법.
2. 제1항에 있어서, 가해진 전압이 결함이 없는 게이트 산화물층을 통하여는 미미한 전류이고 결함있는 게이트 산화물층을 통하여 중요한 전류가 되는 값을 가진것을 특징으로 하는 방법.
3. 제2항에 있어서, 동시에 테스트되는 트랜지스터의 그룹이 하나의 다이에 있는 모든 트랜지스터인 것을 특징으로 하는 방법.
4. 제1항에 있어서, 상기 측정단계후에 패턴이 형성된 금속층을 제거하고, 첫번째 레벨금속에 대한 연결이 필요하게 되는 실리콘 웨이퍼의 활성구역을 노출시키기 위하여 절연층에 추가의 구멍을 형성하고, 연결부를 형성하기 위하여 다결정성 게이트 전극 및 실리콘 웨이퍼의 노출된 활성구역에 첫번째 레벨금속을 디포지트시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
5. a) 소스, 드레인 및 게일츠 부재를 그위에서 가지는 반도체 웨이퍼 기판을 만들고;

   b) 상기 기한, 소스, 드레인 및 게이트 부재에 절연층을 만들고;

   c) 상기 절연층을 포토레지스트층으로 코팅하고, 상기 포토레지스트층을 상기 게이트 부재에 해당하는 노출마스크를 통하여 영상기법으로 노출하고, 단지 게이트 부재위의 절연층 위치에서만 적어도 포토레지스트의 일부를 제거하기 위하여 상기 포토레지스트층을 나타나게 하고,

   d) 게이트 부재 위에 놓여있는 절연층의 적어도 일부를 제거하고 상기 게이트 부재 위에 놓여있지 않은 절연층 부분을 그대로 두고;

   e) 상기 금속층과 각 게이트 부재 사이의 전기적 연결을 형성하지만 상기 금속층과 상기 기판사이의 직접적인 전기적 연결이 되지 않도록 하기 위하여 상기 절연층 위에 전기적으로 전도성의 금속층을 디포지트하고;

   f) 상기 금속층을 여럿의 반도체 다이스에 해당하는 여럿의 구역으로 나누고, 각 금속층 구역과 상기 기판사이에 전압을 걸어주고, 그사이의 어떤 잔류 흐름을 측정하고;

   g) 상기 기판으로부터 상기 금속구역을 제거하고;

   h) 활성 또는 다른구역에 대한 금속접촉이 필요한 구역으로 부터 절연층을 제거하는 단계로 구성된 것을 특징으로 하는 반도체 장치를제조하는 동안 게이트 부재를 테스트하는 방법.
6. - 복수의 트랜지스터와 상기 복수의 트랜지스터 내에 포함하기 이해 복수의 소스 및 드레인 구역으로의 연속된 다이싱을 위한 소정사이즈의 반도체웨이퍼;

   - 웨이퍼 위의 게이트 절연층;

   - 하나의 트랜지스터에 포함되기 위한 웨이퍼내의 한쌍의 소스 및 드레인 구역 사이에 있는 게이트 절연층 위의 여럿의 게이트 전극;

   - 웨이퍼 및 게이트 전극위에 뻗어있고, 밑에 놓여있는 게이트 절연층 부분이 테스트되는 게이트 전극 구역위에 선택적으로 개구를 포함하는 디포지트된 절연층;

   - 웨이퍼가 다이스되기 전에 제거되고 디포지트된 절연층 위에 뻗어있고 디포지트된 절연층에 있는 개구를 통하여 게이트 전극에 선택적으로 낮은 저항 접촉을 만들기 위해 설계되고, 각각이 단지 웨이퍼의 각각의 다이부분의 게이트 전극만이 나란히 접촉하여 각 다이부분에서 관려된 게이트 절연층을 나란히 테스트 하기에 유용한 불연속 부분을 포함하도록 패턴설계된 순간 전도 접촉층으로 구성된 것을 특징으로 하는 반도체 웨이퍼의 각 개개의 다이부분에서 트랜지스터와 게이트절연층을 나란히 테스트하도록 된 반도체 집적회로장치의 제조에 있어서 중간단계의 물건.
7. 제6항에 있어서, 웨이퍼가 실리콘이고, 게이트절연층이 산화실리콘인 것을 특징으로 하는 물건.
8. 제6항에 있어서, 상기 순간 전도 접촉층내의 각각의 불연속부분은 그의 웨이퍼의 각각의 다이에 있는 각 게이트 전극과 나란히 접촉되는 것을 특징으로 하는 물건.
9. - 복수의 트랜지스터와 상기 복수의 트랜지스터 내에 포함하기 위한 복수의 소스 및 드레인 구역으로의 연속된 다이싱을 위한 소정사이즈의 반도체웨이퍼;

   - 웨이퍼 위의 게이트 절연층;

   - 하나의 트랜지스터에 포함되기 위한 웨이퍼내의 한쌍의 소스 및 드레인 구역 사이에 있는 게이트 절연층 위의 여럿의 게이트 전극;

   - 각각의 개개의 다이부분 내의 각 게이트 전극의 영역 위에 선택적으로 개구를 포함하는 웨이퍼 위에 디포지트된 절연층;

   - 웨이퍼가 다이스되기 전에 제거되고 디포지트된 절연층 위에 뻗어 있고 디포지트된 절연층에 있는 개구를 통하여 게이트전극에 선택적으로 낮은 저항접촉을 만들기 위해 설계되고, 각각이 단지 웨이퍼의 각각의 다이부분은 게이트 전극만이 나란히 접촉하여 각 다이부분에서 관련된 게이트 절연층을 나란히 테스트 하기에 유용한 불연속 부분을 포함하도록 패턴설계된 순간 전도 접촉층으로 구성된 것을 특징으로 하는 반도체 웨이퍼의 각 개개의 다이부분에서 트랜지스터의 게이트절연체를 나란히 테스트하기에 적합한 반도체 집적회로 장치의 제조시에 중간단계의 생산물.

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