JPH0766260A

JPH0766260A - 半導体装置の不良判別方法及び不良判別手段を備えた半導体装置

Info

Publication number: JPH0766260A
Application number: JP21036593A
Authority: JP
Inventors: Hiroo Yasuda; 浩朗安田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-08-25
Filing date: 1993-08-25
Publication date: 1995-03-10

Abstract

(57)【要約】【目的】半導体装置における初期不良でない不良絶縁膜
を容易に検出することができる半導体装置の不良判別方
法及び不良判別手段を備えた半導体装置を提供すること
を目的とする。【構成】半導体装置に設けられた絶縁膜に複数の電極3
2、33を設け、上記電極間に所定の電圧を加えて絶縁膜
に流れる電流の値とその時間的変化を測定する測定装置
36を上記半導体装置の外部に接続し、この測定装置によ
り測定される電流の時間的なゆらぎが所定の値を越える
場合に上記絶縁膜を不良と判定することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に設けられ
た絶縁膜の不良判別方法及び絶縁膜の不良判別手段を備
えた半導体装置に関する。

【０００２】

【従来の技術】半導体デバイスにおいて、薄膜例えばゲ
ート酸化膜などの良否はデバイス特性を大きく左右す
る。このゲート酸化膜の不良としては、当初からゲート
酸化膜のリーク電流が大きい初期不良と、いわゆるＴＤ
ＤＢ（Time Dependent Dielectric Breakdown ）試験に
おける電界印加時に短時間で絶縁破壊を起こす不良とが
知られている。

【０００３】こうした不良素子は製品内で使用されない
ことが求められており、前者の不良は酸化膜のリーク電
流の絶対値を測定する方法により、製造工程の途中また
は最終工程の終了後に除去されている。しかし、後者の
寿命の短い不良の除去（スクリーニング）方法は今まで
に知られていない。

【０００４】また、近年、半導体装置の分野でＦＰＧＡ
（Field Programmable Gate Array)というデバイスが使
用され始めている。このＦＰＧＡの中心的な素子は、ア
ンチヒューズ素子と呼ばれる、二つの電極間に挟まれた
薄い絶縁膜により構成される不可逆的なスイッチ素子で
あり、薄い絶縁膜の良否が極めて重要である。

【０００５】図１にアンチヒューズ素子の概略的な断面
構造を示す。図において、それぞれ例えばアルミニウム
によって構成された第１電極11と第２電極12との間に、
例えば10ｎｍ程度の薄い絶縁膜13が挟まれている。

【０００６】このような構成のアンチヒューズ素子は、
第１電極11と第２電極12との間に、上記絶縁膜13が破壊
されるような電圧を印加して第１電極11と第２電極12と
を短絡させた状態か、もしくは第１電極11と第２電極12
とを上記絶縁膜13によって絶縁分離させた状態で使用さ
れる。

【０００７】このような素子は、通常のヒューズ素子が
大電流を流して溶断し、一対の電極間が絶縁分離された
状態、もしくは当初の導通状態で使用されるものに対し
て、アンチヒューズ素子として呼ばれている。

【０００８】このようなアンチヒューズ素子では、ＭＯ
Ｓトランジスタにおけるゲート酸化膜等と同様に、始め
からリーク電流が大きい初期不良はリーク電流値を測定
することで容易に検出することができる。しかし、絶縁
膜のＴＤＤＢ特性が平均よりも悪いものについては、検
出する必要はありながら、その方法は未だ見出だされて
いないのが実情である。

【０００９】

【発明が解決しようとする課題】このように従来では、
半導体装置に設けられた絶縁膜の寿命の短い不良の除去
が容易に行えないという問題がある。この発明は上記の
ような事情を考慮してなされたものであり、その目的
は、半導体装置における初期不良でない不良絶縁膜を容
易に検出することができる半導体装置の不良判別方法及
び不良判別手段を備えた半導体装置を提供することにあ
る。

【００１０】

【課題を解決するための手段】この発明の半導体装置の
不良判別方法は、半導体装置に設けられた絶縁膜に複数
の電極または測定端子を設け、上記電極間または測定端
子間に所定の電圧を加えて絶縁膜に流れる電流の値とそ
の時間的変化を測定する測定手段を、上記半導体装置の
内部もしくは外部に設け、上記測定手段により測定され
る電流の時間的なゆらぎが所定の値を越える場合に上記
絶縁膜を不良と判定することを特徴としている。

【００１１】また、この発明の半導体装置は、絶縁膜
と、上記絶縁膜に設けられた複数の電極または測定端子
と、上記各電極間または各測定端子間に所定の電圧を加
えて絶縁膜に流れる電流の値とその時間的変化を測定し
て電流の時間的なゆらぎを検出し、このゆらぎが所定の
値を越える場合に上記絶縁膜を不良と判定する測定／判
定手段とを具備したことを特徴としている。

【００１２】

【作用】この発明では、不良絶縁膜を検出するために、
絶縁膜間に電圧を加えてリーク電流値を測定し、このリ
ーク電流の平均値に基づいて電流値のゆらぎを検出し、
このゆらぎが所定の範囲を越えた絶縁膜を不良として判
定している。

【００１３】

【実施例】まず、実施例の説明の前にこの発明の原理に
ついて説明する。前記図１に示すアンチヒューズ素子に
用いられる絶縁膜としては、通常、例えばプラズマＣＶ
Ｄで作成したシリコンナイトライド（ＳｉＮ）膜が使用
される。また、前記第１、第２電極は、上記プラズマＣ
ＶＤ堆積のＳｉＮ膜を挟むように設けられた、バリアメ
タル層とアルミニウム層からなる二層構造の電極として
形成される。このような構成のアンチヒューズ素子にお
いて、第１、第２電極間に所定の電圧、例えば30Ｖを加
えて、ＳｉＮ膜に流れるリーク電流の時間的変化を測定
したところ、図２の（ａ）に示すようにリーク電流の時
間的ゆらぎがほとんどない素子（ゆらぎが３％程度）
と、図２の（ｂ）に示すようにリーク電流の時間的ゆら
ぎが大きい素子（ゆらぎが10％程度）が見られた。

【００１４】そして、本発明者が多数の素子のリーク電
流を測定したところ、リーク電流のゆらぎの大小と絶縁
破壊に至るまでの時間との間には相関関係が見られるこ
とを発見した。一例として、測定試料の50％が破壊する
までの時間は、ゆらぎがないものが4020秒であるのに対
して、ゆらぎが見られるものは 390秒であった。すなわ
ち、ゆらぎが大きい程、ＴＤＤＢ特性は悪いものとな
る。また、ゆらぎの小さい良質な絶縁膜を有する素子に
電界を加え続けると、ある時点でゆらぎが大きくなる。
その例を図２の（ｃ）に示す。当初のゆらぎが数％であ
ったものが、10000秒（約 2.8時間）を経過した時点で2
0％程度に大きくなっている。電界を加えて絶縁破壊に
至らせる過程は絶縁膜を徐々に劣化させる過程に他なら
ないから、この結果から、膜質の良否とゆらぎの大小と
の間に相関関係があり、ゆらぎの大小とその後の絶縁破
壊に至るまでの時間との間に関連があるといえる。

【００１５】従って、以上の説明からリーク電流の時間
的ゆらぎの程度と絶縁膜の寿命との間には相関関係があ
るといえる。このような現象は次のように説明すること
ができる。

【００１６】良質の絶縁膜では欠陥が少なく、電界を加
えた時の絶縁膜の電位勾配21は図３の（ａ）に示すよう
に一定であり、一定のトンネル電流が流れ、従って電流
のゆらぎは小さなものとなる。

【００１７】しかし、絶縁膜中に堆積時からの未結合原
子や絶縁膜形成後のプロセスダメージに起因する欠陥が
ある場合や、電界を加え続けて絶縁膜中に欠陥を発生さ
せた場合に、そうした欠陥が絶縁膜と電極との界面近傍
に存在すると、これがトンネル電流の一部を捕獲しある
いは電荷を放出して欠陥は帯電する。このときの帯電状
態に従って界面近傍の絶縁膜の電界勾配22は図３の
（ｂ）、（ｃ）に示すように変化する。

【００１８】トンネル確率は電界強度の指数関数で決ま
ること、及び、局所的なトラップでトンネル伝導が行な
われていると考えられることから、少数のトラップサイ
トの電荷の捕獲・放出によってトンネル電流が大きく変
化するものと考えられる。

【００１９】なお、上記説明では絶縁膜としてプラズマ
ＣＶＤで形成されたＳｉＮ膜を例として挙げたが、これ
は他の絶縁膜、例えば熱酸化膜（ＳｉＯ₂ ）などでも同
様である。

【００２０】そこで、この発明では、絶縁膜に所定電圧
を印加し、絶縁膜に流れるリーク電流の時間的変化、す
なわちゆらぎを測定し、このゆらぎが所定の範囲内に収
まっていればその絶縁膜は良品であり、他方、所定の範
囲外であれば不良と判定するものである。

【００２１】以下、この発明を実施例により説明する。
図４はこの発明の第１の実施例による半導体装置の不良
判別方法を実施するための回路構成を示すものである。

【００２２】図において、31，…はそれぞれ、第１、第
２電極32、33及び両電極間に挟まれた絶縁膜で構成され
ているアンチヒューズ素子である。これらのアンチヒュ
ーズ素子31は行列状に配列されており、同一行のアンチ
ヒューズ素子31の第１電極32は複数の第１の測定端子34
のうち対応するものに共通に接続されており、同一列の
アンチヒューズ素子31の第２電極33は複数の第２の測定
端子35のうち対応するものに共通に接続されている。ま
た、各アンチヒューズ素子31の不良判別の際には、任意
の第１、第２の測定端子34、35間に測定装置36が接続さ
れ、この測定装置36で前記のようなリーク電流の測定及
び不良判定が行われる。

【００２３】図５は上記アンチヒューズ素子31の具体的
な素子構造を示す断面図である。図示しない半導体基板
上に設けられた層間絶縁膜41上には、アルミニウム層42
と例えばＴｉＮ等のバリアメタル層43とからなる前記第
１電極32が設けられている。この第１電極32上にはＳｉ
Ｎからなる絶縁膜44が設けられている。また、この絶縁
膜44上には、例えばＴｉＮ等のバリアメタル層45とアル
ミニウム層46とからなる前記第２電極33が設けられてい
る。なお、図中の符号47は層間絶縁膜、48は表面保護用
の絶縁膜である。

【００２４】図６は、上記図４中の測定装置36の詳細な
構成を示すブロック図である。この測定装置は図示のよ
うに、前記アンチヒューズ素子31の第１、第２電極32、
33間に所定の電圧を印加するための電圧印加部51と、第
１、第２電極32、33間に流れるリーク電流を測定する電
流測定部52と、測定されたリーク電流値に基づいてアン
チヒューズ素子31の良、不良を判定する判定部53とから
構成されている。

【００２５】上記判定部53は例えば制御用コンピュータ
を用いて構成されており、アンチヒューズ素子31の良、
不良を判定するためのプログラムの処理ステップは例え
ば図７に示すようなものである。

【００２６】次に上記のような構成の装置を用いたアン
チヒューズ素子の不良判定方法を、上記図７の処理ステ
ップを用いて説明する。測定が開始されると、まず最初
のステップＳ１において整数Ｐが０にクリアされる。次
のステップＳ２では、電圧印加部51から所定の電圧が出
力され、前記第１、第２電極32、33間に供給される。こ
こで、この電圧値は、前記図５に示すアンチヒューズ素
子のＳｉＮからなる絶縁膜44が破壊されないような値に
設定されており、例えばＳｉＮからなる絶縁膜44の厚さ
が30ｎｍにされている場合には例えば10Ｖに設定され
る。この電圧がアンチヒューズ素子に供給され、そのと
きの電流測定部52においてリーク電流の値が所定の間隔
で続けてＮ回測定される。次のステップＳ３で、Ｎ回測
定されたリーク電流の平均値Ｉave が計算により求めら
れる。続いて、ステップＳ４では電流測定部52において
リーク電流の値が１回測定される。次にステップＳ５
で、上記平均値Ｉave に対する上記測定リーク電流値Ｉ
のゆらぎ（Ｉ−Ｉave ）／Ｉ（％）が計算により求めら
れ、これが所定の範囲内であるか、すなわちＭ％以下で
あるどうかが判定される。もし、所定の範囲外、すなわ
ちＭ％以上であればリーク電流値が大きいものであると
して、ステップＳ６でそのアンチヒューズ素子が不良
（ＮＧ）と判定される。

【００２７】一方、ステップＳ５でゆらぎがＭ％以下と
判定されれば、ステップＳ７においてＰが１だけカウン
トアップされ、次のステップＳ８でＰが所定の回数Ｑと
一致したかどうかが判定される。ＰがＱに達していなけ
れば、再びステップＳ２に戻り上記と同じ処理が行われ
る。また、ＰがＱに達すれば、ステップＳ９でそのアン
チヒューズ素子は良品（ＯＫ）であると判定される。

【００２８】ここで、ステップＳ５における判定基準で
あるＭ％は、前記図２の（ａ）の場合の３％程度と、図
２の（ｂ）の場合の10％程度との間の値に設定されるも
のであるが、判定基準を厳しくする必要がある場合には
その最低値である３％程度に設定され、逆に甘くしたい
場合にはその最高値である10％程度に設定されるが、通
常はその間の６〜７％程度に設定される。また、ステッ
プＳ８における回数Ｑは、その値を増やすほど判定の信
頼性は高くなるが、あまり多くすると測定時間が長くな
るため、必要に応じて設定することができる。

【００２９】このような測定及び判定は全てのアンチヒ
ューズ素子に対して行っても良く、あるいは選択した特
定のアンチヒューズ素子に対して行うようにしてもよ
い。このような方法によれば、半導体装置における初期
不良でない不良絶縁膜を容易に検出することができる。

【００３０】図８はこの発明の第２の実施例による半導
体装置の構成を示すものである。この実施例の半導体装
置は、上記のようなアンチヒューズ素子の良／不良判定
手段を集積回路に内蔵させたＦＰＧＡ用集積回路であ
る。なお、図８において、前記図４と対する箇所には同
じ符号を付してその説明は省略する。

【００３１】この実施例では、同一行のアンチヒューズ
素子31の第１電極32は、行選択回路60内の複数の行選択
用ＭＯＳトランジスタ61のうちの１個のソース・ドレイ
ンの一方に接続されている。また、同一列のアンチヒュ
ーズ素子31の第２電極33は、列選択回路62内の複数の列
選択用のＭＯＳトランジスタ63のうちの１個のソース・
ドレインの一方に接続されている。

【００３２】上記行選択回路60及び列選択回路62内の各
ＭＯＳトランジスタ61、63のゲートは制御部64に接続さ
れている。この制御部64は、上記行選択回路60及び列選
択回路62内のＭＯＳトランジスタ61、63のそれぞれ１個
以上を選択的に導通させるための制御信号を発生すると
共に、導通するＭＯＳトランジスタに対応したアドレス
データを発生する。

【００３３】また、上記行選択回路60及び列選択回路62
内の各ＭＯＳトランジスタ61、63のソース・ドレインの
他方は測定／判定部65に接続されている。この測定／判
定部65は、アンチヒューズ素子31のリーク電流を測定す
るための電圧を発生し、上記行選択回路60及び列選択回
路62内で導通しているＭＯＳトランジスタ61、63を通じ
て上記アンチヒューズ素子31の第１電極32、第２電極33
間に供給すると共に、アンチヒューズ素子31に流れるリ
ーク電流の値を測定し、絶縁膜の良否判定を行なう。こ
の測定／判定部65におけるリーク電流の測定／判定は、
例えば前記図７に示すものと同じ処理ステップに基づい
て行なわれる。

【００３４】上記測定／判定部65における判定結果は、
上記制御部64で発生されるアドレスデータに基づいて記
憶部66に記憶される。この実施例の半導体装置では、制
御部64において、行選択回路60及び列選択回路62それぞ
れで複数個のＭＯＳトランジスタ61、63が同時に導通す
るように制御信号を発生させ、複数個のアンチヒューズ
素子31におけるリーク電流を測定することによって、ア
ンチヒューズ素子31の絶縁膜の良否をブロック単位で判
定する。仮に不良が存在するブロックがあれば、そのブ
ロックをさらに細かく分割して判定する。そして、不良
と判定されたアンチヒューズ素子31の位置データが記憶
部66に記憶される。このデータは、ユーザーが望む配線
を作成するためのアンチヒューズ素子の破壊マップを作
成する際に読み出して利用される。

【００３５】図９はこの発明の第３の実施例による半導
体装置の構成を示すものである。この実施例の半導体装
置は、ＭＯＳトランジスタが多数形成されたＭＯＳ型集
積回路のゲート酸化膜の良否判定を可能にしたものであ
る。通常、ＭＯＳトランジスタのゲート酸化膜はチャネ
ル領域とゲート電極とに挟まれており、測定の電極を取
り出すことはできない。

【００３６】そこで、この実施例装置では、ＭＯＳトラ
ンジスタのゲート酸化膜と等価な酸化膜、及びこれを挟
むような一対の電極が設けられた測定用領域71をＭＯＳ
型集積回路72の一部に形成し、この測定用領域71から測
定用の一対の端子73を引き出すことによって、ＭＯＳト
ランジスタのゲート酸化膜の良否判定を可能としたもの
である。すなわち、測定の際にはこの一対の端子73に、
前記図６に示すものと同様の構成の測定装置が接続さ
れ、測定／判定が行なわれる。

【００３７】

【発明の効果】以上説明したように、この発明によれ
ば、半導体装置における初期不良でない不良絶縁膜を容
易に検出することができる半導体装置の不良判別方法及
び不良判別手段を備えた半導体装置を提供することがで
きる。

【図面の簡単な説明】

【図１】アンチヒューズ素子の概略的な断面図。

【図２】アンチヒューズ素子の絶縁膜のリーク電流の時
間的変化を示す図。

【図３】絶縁膜のリーク電流値が時間的に変化する現象
を説明するための図。

【図４】この発明の第１の実施例による半導体装置の不
良判別方法を実施するための回路構成を示す図。

【図５】図４中のアンチヒューズ素子の構成を示す断面
図。

【図６】図４中の測定装置の詳細な構成を示すブロック
図。

【図７】図４中の判定部で使用されるプログラムの処理
ステップを示す図。

【図８】この発明の第２の実施例によるＦＰＧＡ用集積
回路の回路図。

【図９】この発明の第３の実施例によるＭＯＳ型集積回
路のパターン図。

【符号の説明】

31…アンチヒューズ素子、32…第１電極、33…第２電
極、34…第１の測定端子、35…第２の測定端子、36…測
定装置、41…層間絶縁膜、42，46…アルミニウム層、4
3，45…バリアメタル層、47…層間絶縁膜、48…表面保
護用の絶縁膜、51…電圧印加部、52…電流測定部、53…
判定部、60…行選択回路、61…行選択用ＭＯＳトランジ
スタ、62…列選択回路、63…列選択用のＭＯＳトランジ
スタ、64…制御部、65…測定／判定部、66…記憶部、71
…測定用領域、72…ＭＯＳ型集積回路、73…測定用の端
子。

Claims

【特許請求の範囲】

【請求項１】半導体装置に設けられた絶縁膜に複数の
電極または測定端子を設け、上記電極間または測定端子間に所定の電圧を加えて絶縁
膜に流れる電流の値とその時間的変化を測定する測定手
段を、上記半導体装置の内部もしくは外部に設け、上記測定手段により測定される電流の時間的なゆらぎが
所定の値を越える場合に上記絶縁膜を不良と判定するこ
とを特徴とする半導体装置の不良判別方法。
【請求項２】前記測定手段による電流の時間的なゆら
ぎの測定が、半導体装置の製造工程が最終工程まで達し
ない間に行われることを特徴とする請求項１に記載の半
導体装置の不良判別方法。
【請求項３】半導体装置に設けられた前記絶縁膜が、
フィールド・プログラマブル・ゲート・アレイで用いら
れるアンチヒューズ素子の絶縁膜であることを特徴とす
る請求項１に記載の半導体装置の不良判別方法。
【請求項４】半導体装置に設けられた前記絶縁膜が、
ＭＯＳトランジスタで用いられるゲート酸化膜と等価な
酸化膜であることを特徴とする請求項１に記載の半導体
装置の不良判別方法。
【請求項５】絶縁膜と、上記絶縁膜に設けられた複数の電極と、上記各電極間に所定の電圧を加えて絶縁膜に流れる電流
の値とその時間的変化を測定して電流の時間的なゆらぎ
を検出し、このゆらぎが所定の値を越える場合に上記絶
縁膜を不良と判定する測定／判定手段とを具備したこと
を特徴とする半導体装置。
【請求項６】絶縁膜と、上記絶縁膜に設けられ、外部からこの絶縁膜に所定の電
圧を印加するための複数の測定端子とを具備したことを
特徴とする半導体装置。