DE10149773A1

DE10149773A1 - Verfahren zum Selektieren fehlerhafter Dielektrika eines Halbleiterbauelements

Info

Publication number: DE10149773A1
Application number: DE2001149773
Authority: DE
Inventors: Stefan Lottholz
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2001-10-09
Filing date: 2001-10-09
Publication date: 2003-04-24
Also published as: EP1438742A2; WO2003034482A2; TW563220B; WO2003034482A3

Abstract

Die Erfindung schafft ein Verfahren zum Selektieren fehlerhafter Dielektrika 2 eines Halbleiterbauelementes 1, insbesondere fehlerhafter Transistor-Gates eines MOS-Bauelementes, mit folgenden Schritten: Herstellen einer Prüfschicht 3 während des eigentlichen Herstellungsprozesses des Bauelementes 1 oberhalb der bereits strukturierten Dielektrika 2 für eine simultane elektrische Kontaktierung derselben; simultanes Prüfen der Funktionsfähigkeit der Dielektrika durch Anlegen einer elektrischen Spannung an die Prüfschicht 3 oberhalb und an das Substrat 4 unterhalb der Dielektrika 2 und Entfernen oder Strukturieren der Prüfschicht 3 für eine Fortführung des eigentlichen Herstellungsprozesses des Bauelementes 1.

Description

STAND DER TECHNIK

Die vorliegende Erfindung betrifft ein Verfahren zum Selektieren fehlerhafter Dielektrika eines Halbleiterbauelementes, insbesondere fehlerhafter Transistor-Gates eines MOS- Bauelementes.
Obwohl auf beliebige Halbleiterbauelemente anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf ein MOS-Bauelement mit Transistor- Gates bzw. Dielektrika aus Siliziumdioxid erläutert.
Allgemein erhält man bei der Herstellung von Chips auf einem Halbleitersubstrat bestimmte Frühausfallraten einiger MOS- Bauelemente. So ist es vor einer Auslieferung eines Chips an einen Kunden erforderlich, die Bauelemente bzw. den Chip einem Prüfverfahren zu unterziehen.
Im Wesentlichen wird der Ausfall der MOS-Bauelemente dadurch bedingt, dass die Dielektrika bzw. die Gates aufgrund von Störstellen etc. fehlerbehaftet sein und bei einer Applikation dadurch funktionsunfähig werden können.
Üblicherweise werden solche Prüfverfahren bereits an fertig gefertigten Bauelementen durchgeführt, die schon mit Anschlüssen versehen und verpackt sind. Dabei werden im Temperatur- und Spannungsgrenzbereich die Bauelemente etliche Stunden dauerbetrieben und die auftretenden Ausfälle detektiert. Allerdings stellt dieses Prüfverfahren einen kosten- und zeitaufwendigen Prozess dar, da es an bereits fertigen Bauelementen mit einer eigenständigen Prüfvorrichtung durchgeführt wird.

Die der vorliegenden Erfindung zugrundeliegende Problematik besteht also allgemein darin, ein Verfahren zum Detektieren und Selektieren fehlerhafter Dielektrika zu schaffen, dass mit einem geringeren Kosten- und Zeitaufwand zu bewerkstelligen ist.

Momentan findet sich folgender Lösungsansatz dieses Problems im Stand der Technik. Auf einem bereits gefertigten, jedoch noch nicht verpackten Chip ist jeweils auf einem Chip eine Hilfsverdrahtung angebracht, über die eine elektrische Kontaktierung der zu prüfenden Dielektrika bzw. Gateoxide erfolgt. Nach der Prüfung muss die Hilfsverdrahtung durch zusätzliche Prozesse am fertigen Bauteil wieder entfernt werden.

Als nachteilig bei dem obigen bekannten Ansatz hat sich die Tatsache herausgestellt, dass das Prüfverfahren am bereits gefertigten Chip durchgeführt wird und nur ein begrenzter Stress auf die entsprechenden Dielektrika ausübbar ist. Außerdem wird das Bauteil im Betrieb mittels angelegter Signale geprüft.

VORTEILE DER ERFINDUNG

Das erfindungsgemäße Verfahren mit den Merkmalen des Anspruchs 1 weist gegenüber dem bekannten Lösungsansatz den Vorteil auf, dass eine Selektion fehlerhafter Dielektrika bereits während des eigentlichen Herstellungsprozesses des Bauelementes durchführbar ist.

Die der vorliegenden Erfindung zugrundeliegende Idee besteht darin, dass während des Herstellungsprozesses des Bauelementes auf einer Seite der bereits strukturierten Dielektrika eine Prüfschicht für eine simultane elektrische Kontaktierung der Dielektrika hergestellt wird; die Funktionsfähigkeit der Dielektrika durch Anlegen einer elektrischen Spannung an die Prüfschicht auf der einen Seite und an das Substrat auf der anderen Seite der Dielektrika simultan geprüft wird; und dass die Prüfschicht für eine Fortführung des eigentlichen Herstellungsprozesses des Bauelementes entfernt oder strukturiert wird.

Dadurch erfolgt eine kosten- und zeitoptimierte Prüfung der Funktionsfähigkeit entsprechender Dielektrika, wobei alle Bauelemente eines Chips simultan durch Anlegen eines geeigneten elektrischen Stresses prüfbar sind. Es können auch gezielt bestimmte Schichten kontaktiert und mit einem elektrischen Stress beaufschlagt werden.

Zudem muss kein Signal für das Prüfverfahren verwendet werden, sondern es genügt das parallele Anlegen einer Spannung, wodurch alle Materialstücke, die gestresst werden sollen, simultan kontaktiert und geprüft werden.

In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des in Anspruch 1 angegebenen Verfahrens.

Gemäß einer bevorzugten Weiterbildung wird die Prüfschicht durch Zwischenstrukturierungsschritte an bereits in dem eigentlichen Herstellungsprozess vorhandenen Materialschichten hergestellt. Somit kann auf eine zusätzliche Abscheidung verzichtet werden.

Gemäß einer weiteren bevorzugten Weiterbildung wird die Prüfschicht zusätzlich zu dem eigentlichen Herstellungsverfahren abgeschieden, strukturiert und nach der Prüfung wieder entfernt. Dadurch sind gezielt bestimmte suspekte Dielektrika kontaktierbar und letztendlich prüfbar.

Gemäß einer weiteren bevorzugten Weiterbildung wird die Prüfschicht ganzflächig über den bereits strukturierten Dielektrika aller Chips herbestellt, wobei die einzelnen Chips anschließend jeweils elektrisch voneinander getrennt werden können.

Gemäß einer weiteren bevorzugten Weiterbildung werden die Chips mittels Bildung von Gräben durch Photolithographie- und/oder Ätzprozesse voneinander getrennt. Somit kann durch einen einheitlichen Prozessschritt alle Chips auf einem Substratsimultan mit einer Prüfschicht versehen werden, und anschließend elektrisch voneinander getrennt werden.

Gemäß einer weiteren bevorzugten Weiterbildung wird die Prüfschicht strukturiert auf der bereits strukturierten Metallisierung der Bauelemente für eine simultane elektrische Kontaktierung der Dielektrika hergestellt.

Gemäß einer weiteren bevorzugten Weiterbildung wird die Prüfschicht durch Photolithographie- und/oder Ätzprozesse strukturiert und gegebenenfalls entfernt.

Gemäß einer weiteren bevorzugten Weiterbildung wird die Prüfschicht aus Poly-Silizium oder Poly-Silizium-Germanium ausgebildet.

Gemäß einer weiteren bevorzugten Weiterbildung wird für die Prüfung der kontaktierten Dielektrika die elektrische Spannung an der einen Seite über eine Kontaktnadel und an der anderen Seite direkt über das Substrat oder über eine mit dem Substrat verbundene Einrichtung angelegt. Dadurch kann die zur Prüfung erforderliche Feldstärke gesteuert werden.

Gemäß einer weiteren bevorzugten Weiterbildung werden die selektierten fehlerhaften Dielektrika bzw. die dadurch fehlerhaften Bauelemente gekennzeichnet oder repariert.

ZEICHNUNGEN

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
Es zeigen:
Fig. 1 eine Querschnittsansicht eines Bauelementes mit aufgebrachter Prüfschicht gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; und
Fig. 2 eine perspektivische Ansicht einer Anordnung mehrerer Chips auf einem Wafersubstrat gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.

BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE

Fig. 1 illustriert eine Querschnittsansicht eines Halbleiterbauelementes 1 mit aufgebrachter Prüfschicht 3 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
Auf einem Substrat 4, beispielsweise einem Siliziumsubstrat 4, erfolgt in an sich bekannter Weise mittels Photolithographieverfahren eine Bildung von dotierten Bereichen 5 in dem Substrat 4 zur Herstellung beispielsweise eines MOS- Bauelementes 1. Das Dielektrikum 2 des Transistor-Gates, beispielsweise eine Gateoxid-Schicht 2, wird ebenfalls in an sich bekannter Weise in dem Substrat hergestellt.
Im normalen Fertigungsprozess würde als nächster Schritt die Bildung beispielsweise einer strukturierten PolySilizium- Schicht über den Gateoxidschichten zum Herstellen von Gatekontaktierungen erfolgen.
Gemäß diesem Ausführungsbeispiel der vorliegenden Erfindung wird vor der Bildung der strukturierten Poly-Silizium-Schicht jedoch eine Prüfschicht 3 ganzflächig über allen Chips 10 in an sich bekannter Weise abgeschieden. Somit sind alle Chips 10 vollständig mit der Prüfschicht 3, beispielsweise einer Poly-Silizium-Schicht 3, bedeckt, wodurch alle Dielektrika 2 parallel elektrisch kontaktiert werden.
Vorteilhaft werden, wie in Fig. 2 ersichtlich, Gräben 11 zwischen den einzelnen Chips 10 beispielsweise mittels einem Ätzverfahren erzeugt, welche die einzelnen Chips 10 jeweils voneinander elektrisch separieren.
Als nächstes wird an die elektrische Prüfschicht 3 eine bestimmte elektrische Spannung, beispielsweise mittels einer in Fig. 2 dargestellten Kontaktnadel 8, angelegt. Durch Anlegen einer entsprechenden Gegenspannung an die Unterseite der Dielektrika 2, entweder direkt an das Substrat 4 oder an eine mit dem Substrat 4 verbundene Metallplatte 9, Wanne oder dergleichen, wird ein elektrisches Feld über dem Gateoxid 2 erzeugt.
An Stellen, die eine Materialschwäche, beispielsweise in Form von Störstellen etc., aufweisen, wird die elektrische Leitfähigkeit erhöht und somit Frühausfälle des entsprechenden Dielektrikums 2 provoziert. Bauelemente I, die geschädigte Gateschichten 2 enthalten, können auf diese Weise vorteilhaft durch Messen des Ruhestromes während der angelegten Spannung noch während des Herstellungsprozesses selektiert und identifiziert werden.
Durch entsprechende Kennzeichnung des Bauteils bzw. eine Behebung des Schadens wird die Ausfallrate der fertigen Bauelemente bzw. der Chips erheblich reduziert.
Es ist ebenfalls vorstellbar, alle Chips vor der Ausbildung von Gräben 11 simultan durch Anlegen einer elektrischen Spannung an die ganzflächig ausgebildete Prüfschicht 3 zu prüfen, jedoch erfolgt durch die Ausbildung von Gräben 11 eine örtliche Eingrenzung des fehlerbehafteten Bereiches.
Nach der Prüfung und gegebenenfalls der Kennzeichnung oder Behebung der fehlerhaften Gateoxide 2 bzw. Bauelemente 1 kann die abgeschiedene Prüfschicht 3 Entweder mittels bekannter Ätzverfahren beseitigt oder mittels entsprechender Photolithographie- und/oder Ätzprozesse als strukturierte Schicht ausgebildet und im weiteren Herstellungsprozess zur Ausbildung des Halbleiterbauelements 1 weiterverwendet werden.
Danach wird mit dem eigentlichen Herstellungsprozess auf die übliche Weise fortgefahren.
Gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung erfolgt die Abscheidung der Prüfschicht 3 nicht direkt auf den zu prüfenden Gateoxiden 2, sondern es erfolgt vorher in an sich bekannter Weise die Ausbildung einer strukturierten Metallisierungsschicht für eine elektrische Kontaktierung mit den Steuereinrichtungen der Gates des MCS- Bauelements 1.
Erst nach dieser Strukturierung der Metallisierungsschicht wird eine zusätzliche strukturierte Prüfschicht 3 noch in den Fertigungsprozess integriert. Über diese Prüfschicht 3 können alle Transistor-Gates kontaktiert werden. Dabei ist zu vermeiden, dass die Transistor-Gates direkt mit anderen Funktionsanschlüssen verbunden werden.
An diese strukturierte Prüfschicht 3 wird, wie oben ausführlich beschrieben, eine elektrische Spannung zur Prüfung der Dielektrika 2 angelegt, wobei der eigentliche Prüfvorgang analog zu dem oben beschriebenen Ausführungsbeispiel ausgeführt wird.
Nach Beendigung des Prüfvorgangs kann die Prüfschicht 3 wiederum beispielsweise mittels Ätzen entfernt werden.
Die vorliegende Erfindung schafft die Möglichkeit, Gate- Materialien von beispielsweise MCS-Bauelementen während des Herstellungsprozesses mit einem elektrischen Feld bzw. Stress bei definierten Bedingungen, mit einer hohen Abdeckung und mit der Möglichkeit zu einem bauelementbezogenen Monitoring (Ruhestrom-Messung) zu beaufschlagen.
Dadurch kann der aufwendige Prüfvorgang an verpackten bzw. fertigen Bauelementen vermieden und die Wirksamkeit der Prüfung erhöht werden, da das Prüfverfahren unabhängig von den Betriebsbedingungen des fertigen Bauelementes ist. Somit erhält man eine bessere Prüfabdeckung, da alle Transistor-Gates bei der Prüfung erfasst werden und die elektrische Spannung und die Temperatur auf die Erfordernisse des Materials und den Fehlermechanismen optimiert werden können.
Obwohl die vorliegende Erfindung anhand bevorzugter Ausführungsbeispiele vorstehend beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise modifizierbar. BEZUGSZEICHENLISTE 1 Bauelement
2 Dielektrika
3 Prüfschicht
4 Substrat
5 dotierte Bereiche
8 Kontaktnadel
9 Metallplatte
10 Chip
11 Gräben

Claims

1. Verfahren zum Selektieren fehlerhafter Dielektrika (2) eines Halbleiterbauelementes (1), insbesondere fehlerhafter Transistor-Gates eines MOS-Bauelementes, mit folgenden Schritten:
Herstellen einer Prüfschicht (3) während des eigentlichen Herstellungsprozesses des Bauelementes (1) oberhalb der bereits strukturierten Dielektrika (2) für eine simultane elektrische Kontaktierung der selben;
simultanes Prüfen der Funktionsfähigkeit der Dielektrika durch Anlegen einer elektrischen Spannung an die Prüfschicht (3) oberhalb und an das Substrat (4) unterhalb der Dielektrika (2); und
Entfernen oder Strukturieren der Prüfschicht (3) für eine Fortführung des eigentlichen Herstellungsprozesses des Bauelementes (1).

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Prüfschicht (3) durch Zwischenstrukturierung der bereits durch den eigentlichen Herstellungsprozess entstandenen Materialschichten hergestellt wird.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Prüfschicht (3) zusätzlich zu den eigentlichen Herstellungsprozessen abgeschieden, strukturiert und nach der Prüfung wieder entfernt wird.

4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Prüfschicht (3) ganzflächig über den bereits strukturierten Dielektrika (2) aller Chips (10) hergestellt wird, wobei die Chips (10) jeweils anschließend elektrisch voneinander getrennt werden.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die Chips (10) mittels Bildung von Gräben (11) durch Photölithographie- und/oder Ätzprozesse elektrisch voneinander getrennt werden.

6. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Prüfschicht (3) strukturiert auf der bereits strukturierten Metallisierung der Bauelemente (1) für eine simultane elektrische Kontaktierung der Dielektrika hergestellt wird.

7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Prüfschicht (3) durch Photolithographie- und/oder Ätzprozesse strukturiert und gegebenenfalls entfernt wird.

8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Prüfschicht (3) aus Poly- Silizium oder Poly-Silizium-Germanium ausgebildet wird.

9. Verzahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass für die Prüfung der kontaktierten Dielektrika (2) die elektrische Spannung oberhalb der Dielektrika (2) über eine Kontaktnadel (8) und unterhalb direkt über das Substrat (4) oder über eine mit dem Substrat (4) verbundene Einrichtung (9) angelegt wird.

10. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die selektierten fehlerhaften Dielektrika bzw. die dadurch fehlerhaften Bauelemente gekennzeichnet bzw. repariert werden.