DE19836614C2 - Halbleiterchip mit Leitung an einem Eckteil des Halbleiterchips - Google Patents
Halbleiterchip mit Leitung an einem Eckteil des HalbleiterchipsInfo
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Description
Die Erfindung betrifft einen Halbleiterchip gemäß dem Oberbegriff des Anspruches 1.
Ein derartiger Halbleiterchip ist beispielsweise aus der US 5 585 676 bekannt.
Fig. 8 ist eine Vorderansicht, die die Konfiguration eines bekannten Halbleiterchips
zeigt. In der Figur bezeichnen die Bezugszeichen 6 jeweils interne Schaltungen, die
auf einem zentralen Teil eines Halbleitersubstrats gebildet sind; die Bezugszeichen 5
bezeichnen jeweils externe Bondinseln, die entlang einem Umfangsrand des Halb
leitersubstrats so angeordnet sind, daß Bonddrähte usw. damit verbunden werden
können; und Bezugszeichen 19 bezeichnen jeweils externe Eingangs/Ausgangslei
tungen zum Verbinden der jeweiligen externen Bondinseln 5 mit jeweiligen internen
Schaltungen 6.
Ferner ist ein solcher Halbleiterchip durch Ausbilden von Schaltungsbauelementen
wie Transistoren unter Anwendung von Techniken wie etwa Ionenimplantation auf
einem Wafer, der aus einem Halbleiter besteht, und nach dem Auflaminieren von
Verdrahtungen zum Verbindender Schaltungsbauelemente miteinander auf dem
Wafer unter Durchführung einer Zerteilung des Wafers gebildet.
Da der bekannte Halbleiterchip wie oben angegeben konfiguriert ist, findet bei der
Zerteilung ein Aussplittern statt, es treten Diffusionsschwankungen in einem Diffusi
onsbereich infolge einer Änderung von Faktoren wie etwa des Ionenimplantations-
Wirkungsgrads auf, oder es ergeben sich Änderungen der Dicke der Verdrahtung.
Bei dem oben angegebenen Wafer ist insbesondere ein Einkristallstab, der das
Originalmaterial dafür ist, zylindrisch geformt, und ferner besteht seit einigen Jahren
die Tendenz, eine Fläche des Wafers zu vergrößern. Infolgedessen besteht eine
Tendenz, daß leicht charakteristische Unterschiede zwischen einem zentralen Teil
und einem Außenumfangsteil des Wafers ausgebildet werden, und es wird unmög
lich, das Auftreten von Problemen der oben beschriebenen Art zu vermeiden.
Um ferner beim Stand der Technik diese Art von fehlerhaften Chips möglichst
frühzeitig unterscheiden und auswählen zu können, wird zu Beginn einer Chip-Prü
fung ein Anschlußstellen- bzw. Interface-Test (hier kurz "IF-Test") durchgeführt. Der
IF-Test ist allgemein ein Test, bei dem eine einzelne Prüfsonde mit jeder externen
Bondinsel 5 in Kontakt gebracht, eine Diodencharakteristik unter Verwendung dieser
Prüfsonde gemessen und eine Annehmbar/Fehlerhaft-Produktbeurteilung durchge
führt wird, indem das Meßergebnis mit einer vorbestimmten Charakteristik vergli
chen wird. Wenn ein Chip ein annehmbarer Chip ist, was bei der vorgenannten Fig.
8 der Fall ist, besteht der Chip den Chiptest und wird dann einem nächsten Halblei
terbauelement-Fertigungsvorgang zugeführt.
Im übrigen werden als von diesem Test verschiedene Chiptests auch ein Test der
elektrischen Charakteristiken und ein Funktionstest durchgeführt.
Wie oben erwähnt, dient der IF-Test dazu, eine Prüfsonde mit jeder externen Bond
insel 5 in Kontakt zu bringen, die Diodencharakteristik des Halbleitersubstrats in
dem Zustand zu messen und die Annehmbar/Fehlerhaft-Produktbeurteilung in
Abhängigkeit davon durchzuführen, ob das Ergebnis dem gewünschten Ergebnis
entspricht.
Fig. 9 ist eine Vorderansicht, die die Konfiguration eines bekannten Halbleiterchips
zeigt, von dem ca. 30% der Fläche ausgesplittert ist. In der Figur bezeichnen
Bezugszeichen 21 jeweils ausgesplitterte externe Bondinseln, die im Inneren des
genannten ausgesplitterten Bereichs angeordnet sein sollten, und Bezugszeichen 20
bezeichnen jeweils ausgesplitterte externe Eingangs/Ausgangs-Leitungen, die im
Inneren des genannten ausgesplitterten Bereichs angeordnet sein sollten. Die übrige
Konstruktion gleicht derjenigen von Fig. 8, und somit bezeichnen gleiche Bezugs
zeichen gleiche Elemente wie oben, und ihre Beschreibung entfällt. Im Fall eines
solchen bekannten Halbleiterchips, von dem ca. 30% ausgesplittert sind, ist es
möglich, den Chip als fehlerhaftes Produkt bei dem oben beschriebenen IF-Test
zurückzuweisen, weil der Chip die externen Bondinseln 21 nicht aufweist.
Dagegen ist Fig. 10 eine Vorderansicht, die die Konfiguration eines bekannten Halb
leiterchips zeigt, von dem ca. 10% der Fläche ausgesplittert sind. Der übrige Auf
bau ist gleich dem von Fig. 9, und daher bezeichnen gleiche Bezugszeichen gleiche
Elemente und werden nicht erneut beschrieben. Im Fall eines solchen Halbleiter
chips, von dem ca. 10% ausgesplittert sind, muß der Chip gewöhnlich als fehler
haftes Produkt ausgesondert werden, um die Zuverlässigkeit bei der Bildung zu
einem Halbleiterbauelement zu gewährleisten. In diesem Fall existieren jedoch
sämtliche externen Bondinseln 5. Daher zeigt sich, daß die gewünschte Charakteri
stik bei dem vorgenannten IF-Test erhalten wird und es somit unmöglich wird, den
Chip als Ausschuß zurückzuweisen.
Um also diese Art von fehlerhaftem Produkt in einem tatsächlichen Herstellungs
prozeß unterscheiden und auswählen zu können, mußte jeder Halbleiterchip unter
Anwendung einer Sichtprüfung geprüft werden. Bei einer solchen Prüfung, bei der
man sich auf menschliche Hilfe verläßt, treten Schwankungen in dem geprüften In
halt auf. Es verbleiben daher Chips, die eigentlich als fehlerhafte Produkte beurteilt
werden müssen, um die erwähnte Zuverlässigkeit beizubehalten, und schließlich
bleibt die Gefahr bestehen, daß ein Halbleiterbauelement hergestellt worden ist, in
dem solche fehlerhaften Chips verwendet worden sind.
Bei dem vorgenannten IF-Test gibt es außerdem in Abhängigkeit von der Beziehung
zwischen den ausgesplitterten Teilen/Bereichen und einer Prüfordnung der externen
Bondinseln 5 einen Fall, in dem erst nach Prüfen einer Vielzahl von externen Bond
inseln 5 der Chip als ein fehlerhaftes Produkt beurteilt wird. In diesem Fall besteht
das Problem, daß die Prüfzeit, die zum Messen der externen Bondinseln 5 bis zu die
sem Zeitpunkt abgelaufen ist, umsonst aufgewendet worden ist.
In der US 5 585 676 sind Chips offenbart, auf denen Bondinseln bzw. Pads derart
angeordnet sind, daß diese an verschiedene Typen von Pinkonfigurationen inte
grierter Schaltungen anpaßbar sind. Dadurch ist nicht mehr für jeden Chip ein eigenes
Gehäuse mit entsprechend angepaßter Pinkonfiguration erforderlich. Dies wird
erreicht, indem verschiedene, miteinander in Beziehung stehende Bondinseln sym
metrisch zum Zentrum des Chips oder in einem von vier Abschnitten des Halbleiter
chips, die durch longitudinales und laterales Einteilen erhalten werden, angeordnet
werden.
Wie in der JP 2-312255 A angegeben ist, wird in Betracht gezogen, einen ausge
splitterten oder beschädigten Chip in einem speziell dafür bestimmten Prüfverfahren
zu beurteilen. Fig. 11 ist eine Vorderansicht, die eine Ausführungsform eines Halb
leiterchips zeigt, bei dem ein solches Prüfverfahren angewandt wird. Dabei bezeich
nen die Bezugszeichen 22 jeweils Detektierinseln, die unabhängig von den externen
Bondinseln 5 vorgesehen sind, und 23 bezeichnet eine Detektierleitung, die entlang
dem gesamten Umfangsrand des Chips angeordnet ist und die beiden Detektierinseln
22, 22 miteinander verbindet. Die übrige Konstruktion gleicht derjenigen des be
kannten Halbleiterchips von Fig. 8, und daher bezeichnen gleiche Bezugszeichen
gleiche Elemente und werden nicht erneut beschrieben.
Fig. 12 ist ferner eine Vorderansicht, die die Konfiguration des anderen bekannten
Halbleiterchips zeigt, von dem ca. 10% der Fläche ausgesplittert sind, und Fig. 13
zeigt die Konfiguration des anderen bekannten Halbleiterchips, von dem ca. 30%
der Fläche ausgesplittert sind.
In den Figuren bezeichnet dabei das Bezugszeichen 26 eine ausgesplitterte Prüflei
tung, die im Inneren des ausgesplitterten Bereichs angeordnet sein soll, und die
Bezugszeichen 25 bezeichnen ausgesplitterte Eingangs/Ausgangs-Kontaktflächen, die
innerhalb des ausgesplitterten Bereichs angeordnet sein sollen.
Bei einem solchen Verfahren zum Prüfen des Halbleiterchips wird eine Prüfsonde in
Kontakt mit den vorgenannten beiden Detektierinseln 22, 22 gebracht. Wenn zwi
schen ihnen eine elektrische Leitung festgestellt wird, wird der Chip als annehm
bares Produkt beurteilt, und wenn keine elektrische Leitung festgestellt wird, wird
der Chip als fehlerhaftes Produkt beurteilt. Es ist somit möglich, nicht nur den Halb
leiterchip, auf dem die externen Bondinseln 25 ausgesplittert sind, wie Fig. 13 zeigt,
als fehlerhaftes Produkt zu beurteilen, sondern auch den Halbleiterchip, der in einem
solchen Maß ausgesplittert ist, daß die externen Bondinseln 5 nicht beschädigt sind,
wie in Fig. 12 gezeigt ist, weil die Aussplitterung als eine Beschädigung der Prüflei
tung 26 detektiert werden kann. Infolgedessen wird es möglich, die Zuverlässigkeit
eines Halbleiterbauelements sicherzustellen und außerdem die Prüfung mit hoher
Effizienz auszuführen.
Wie in Fig. 4 der JP 2312255 A dargestellt, gibt es neben der Möglichkeit, zwei
Detektierinseln 22, 22, die mit der Detektierung des Chips elektrisch leitfähig ver
bunden sind, auf dem Chip vorzusehen, auch die Möglichkeit, die Detektierleitung an
ihrem einen Ende mit einer Detektierinsel und an ihrem anderen Ende mit einer
Bondinsel des zu prüfenden Chips elektrisch leitfähig zu verbinden. Somit kann eine
der beiden Detektierinseln entfallen und das Layout des Chips wird somit verein
facht.
Wenn man jedoch versucht, die Detektierinseln 22 und die Prüfleitung 26, die spezi
ell zum einfachen Detektieren der Aussplitterung bestimmt sind, nur auf diese Weise
auszubilden, tritt das Problem einer Vergrößerung der Chipfläche auf.
Angesichts der oben angegebenen Aspekte ist es die Aufgabe der Erfindung, einen
Halbleiterchip anzugeben, der ein einfaches Beurteilen und Erkennen eines fehler
haften Chips ohne die Ausbildung von Kontaktflächen und Verdrahtungen, die spe
ziell nur zum Detektieren von Aussplitterungen bestimmt sind, ermöglicht.
Diese Aufgabe wird durch einen Halbleiterchip mit den Merkmalen gemäß dem
Patentanspruch 1 und durch einen Halbleiterchip mit den Merkmalen gemäß dem
Patentanspruch 3 gelöst.
Gemäß einem ersten Aspekt der vorliegenden Erfindung wird ein Halbleiterchip an
gegeben, der eine externe Eingangs/Ausgangsleitung hat, die auf solche Weise an
wenigstens einem Eckteil des Halbleiterchips ausgebildet ist, daß sie zwischen einem
Umfangsrand des Halbleiterchips und einer Position, an der eine externe Bondinsel
gebildet ist, verläuft. Somit kann ohne zusätzliche Schaltungsteile, insbesondere
ohne zusätzliche Bondinseln, und ohne zusätzliche Leitungen, überprüft werden, ob
der Halbleiterchip an dem jeweiligen, mit der erfindungsgemäßen Leitungsführung
versehenen Eckteil beim Zerteilen des Wafers Aussplitterungen erlitten hat.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird eine besonders vor
teilhafte Weiterentwicklung des oben angegebenen Halbleiterchips angegeben. Auf
dem Halbleiterchip gemäß diesem zweiten Aspekt ist die externe Bondinsel an einer
Ecke des Halbleiterchips vorhanden. Dies ermöglicht eine besonders vorteilhafte Lei
tungsführung, da die Leitungen durch diese Anordnungen möglichst kurz gehalten
werden können, was einerseits zu einer möglichst einfachen und damit auch mög
lichst fehlerunanfälligen Konstruktion führt, und andererseits die Leitungslänge und
somit auch die entstehende Abwärme verringert.
Gemäß einem dritten Aspekt der vorliegenden Erfindung können zum Feststellen von
Aussplitterungen eines Halbleiterchips auch Energiezuführungsleitungen genutzt
werden. Gemäß diesem Aspekt der vorliegenden Erfindung ist eine Energiezufüh
rungsleitung, die sog. Umfangsrand-Energiezuführungsleitung, an wenigstens einem
Eckteil des Halbleiterchips ausgebildet und so verdrahtet, daß sie zwischen einem
Umfangsrand des Halbleiterchips und einer Position, an der eine externe Bondinsel
gebildet ist, verläuft und eine Vielzahl von Energiezuführungs-Kontaktflächen
miteinander verbindet. Somit ist das Feststellen von Aussplitterungen durch eine
Untersuchung der Umfangsrand-Energiezuführungsleitung möglich. Auch bei einer
Halbleiter-Konstruktion gemäß diesem dritten Aspekt der vorliegenden Erfindung
werden keine zusätzlichen Schaltungsteile benötigt, um Aussplitterungen des Halb
leiterchips feststellen zu können.
Die Erfindung wird nachstehend
anhand der Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die bei
liegenden Zeichnungen näher erläutert. Die Zeichnungen zeigen in:
Fig. 1 eine Vorderansicht eines Halbleiterchips gemäß einer ersten
Ausführungsform (Ausführungsform 1) zur Durchführung der Erfindung;
Fig. 2 eine Vorderansicht, die einen Wafer zeigt, auf dem eine große Anzahl
Halbleiterchips gemäß Ausführungsform 1 gebildet ist;
Fig. 3 eine Vorderansicht des Halbleiterchips gemäß Ausführungsform 1, wobei
ca. 10% der Chipfläche ausgesplittert sind;
Fig. 4 eine Vorderansicht des Halbleiterchips gemäß Ausführungsform 1, wobei
ca. 30% der Chipfläche ausgesplittert sind;
Fig. 5 eine Vorderansicht eines Halbleiterchips gemäß einer zweiten
Ausführungsform (Ausführungsform 2) zur Durchführung der Erfindung;
Fig. 6 eine Vorderansicht des Halbleiterchips gemäß Ausführungsform 2, wobei
ca. 10% der Chipfläche ausgesplittert sind;
Fig. 7 eine Vorderansicht des Halbleiterchips gemäß Ausführungsform 2, wobei
ca. 30% der Chipfläche ausgesplittert sind;
Fig. 8 eine Vorderansicht einer Konfiguration eines bekannten Halbleiterchips;
Fig. 9 eine Vorderansicht eines bekannten Halbleiterchips, wobei ca. 30% der
Chipfläche ausgesplittert sind;
Fig. 10 eine Vorderansicht eines bekannten Halbleiterchips, von dem ca. 10% der
Chipfläche ausgesplittert sind;
Fig. 11 eine Vorderansicht der Konfiguration eines anderen bekannten
Halbleiterchips;
Fig. 12 eine Vorderansicht des anderen bekannten Halbleiterchips, wobei ca. 10%
der Chipfläche ausgesplittert sind; und
Fig. 13 eine Vorderansicht des anderen bekannten Halbleiterchips, wobei ca. 30%
der Chipfläche ausgesplittert sind.
Nachstehend folgt die Beschreibung bevorzugter Ausführungsformen unter Bezug
nahme auf die beigefügten Zeichnungen.
Fig. 1 ist eine Vorderansicht, die einen Halbleiterchip gemäß der Ausführungsform 1
zeigt. Dabei bezeichnen Bezugszeichen 6 jeweils interne Schaltungen, die auf einem
zentralen Teil eines Halbleitersubstrats gebildet sind, Bezugszeichen 5 bezeichnen
jeweils externe Bondinseln, die entlang einem Umfangsrand des Halbleitersubstrats
zum Anschluß von Bonddrähten usw. angeordnet sind, und Bezugszeichen 7 be
zeichnen jeweils externe Eingangs/Ausgangsleitungen, um externe Bondinseln 5 mit
den jeweiligen internen Schaltungen 6 zu verbinden. Insbesondere sind die externen
Eingangs/Ausgangsleitungen 7, die mit den externen Bondinseln 5 an vier Ecken des
Chips verbunden sind, auf solche Weise verdrahtet, daß die externen Eingangs/Aus
gangsleitungen an den Ecken des Chips, an denen die externen Bondinseln 5 vor
handen sind, zwischen dem Umfangsrand des Chips und Positionen verlaufen, an
denen die externen Bondinseln gebildet sind, und dann mit den internen Schal
tungen 6 verbunden sind.
Fig. 2 ist eine Vorderansicht eines Wafers, auf dem die oben angegebene große Zahl
von Halbleiterchips ausgebildet ist. Dabei bezeichnet 1 den Wafer, 2 bezeichnet
einen Halbleiterchip, auf dem die Halbleiterstruktur vollständig ausgebildet ist, 3
bezeichnet einen Halbleiterchip, bei dem ca. 10% der Chipfläche ausgesplittert sind,
und 4 bezeichnet einen Halbleiterchip, bei dem ca. 30% der Chipfläche ausgesplit
tert sind.
Dabei sind die oben beschriebenen Halbleiterchips 2, 3, 4 durch die Bildung von
Schaltungsbauelementen wie etwa Transistoren unter Anwendung von Verfahren wie
beispielsweise Ionenimplantation auf einem Wafer, der aus einem Halbleiter besteht,
und nach dem Auflaminieren von Verdrahtungen zum Verbinden der Schaltungsbau
elemente miteinander auf dem Wafer durch Zerteilen des Wafers ausgebildet.
Als nächstes wird ein Verfahren zum Prüfen eines Halbleiterchips bei der Ausfüh
rungsform 1 beschrieben.
Das Verfahren ist ein Test, bei dem zuerst eine Prüfsonde einzeln nacheinander in
Kontakt mit den vorher angegebenen Bondinseln 5 an den vier Ecken gebracht wird,
um die Diodencharakteristik unter Verwendung dieser Prüfsonde zu messen und eine
Annehmbar/Fehlerhaft-Produktbeurteilung durchzuführen, indem das Meßergebnis
mit einer vorbestimmten Charakteristik verglichen wird. Wenn ein Chip ein annehm
barer Chip ist, was in der vorgenannten Fig. 1 der Fall ist, besteht der Chip den Test
und wird dann einem weiteren Vorgang zur Fertigung eines Halbleiterbauelements
zugeführt.
Fig. 3 ist eine Vorderansicht, die einen Halbleiterchip zeigt, von dem ca. 10% der
genannten Chipfläche ausgesplittert sind. Fig. 4 ist eine Vorderansicht, die einen
Halbleiterchip zeigt, von dem ca. 30% der genannten Chipfläche ausgesplittert sind.
In den Figuren bezeichnen Bezugszeichen 8 ausgesplitterte externe Eingangs/Aus
gangsleitungen, die innerhalb des ausgesplitterten Bereichs angeordnet sein sollen,
und Bezugszeichen 9 bezeichnen ausgesplitterte externe Eingangs/Ausgangs-
Kontaktflächen, die innerhalb des ausgesplitterten Bereichs angeordnet sein sollen.
Die übrige Konstruktion gleicht derjenigen von Fig. 1, und somit werden für gleiche
Elemente gleiche Bezugszeichen verwendet, und die Beschreibung entfällt.
Was den oben beschriebenen Halbleiterchip betrifft, dessen Umfangsrandteil ausge
splittert ist, so ist es nicht möglich, eine vorbestimmte Diodencharakteristik bei dem
oben angegebenen Test zu erhalten, und ein solcher Halbleiterchip wird daher als
fehlerhaftes Produkt beurteilt.
Ferner werden Halbleiterchips, die bei dem Aussplitterungstest als annehmbare Pro
dukte beurteilt wurden, nach Prüfung in den übrigen Chiptests zu einem Halbleiter
bauelement fertiggestellt.
Wie oben beschrieben wird, ist es bei der Ausführungsform 1 möglich, einen ausge
splitterten Chip als fehlerhaften Chip zurückzuweisen, indem elektrische Charakteri
stiken der externen Bondinseln 5 an den vier Ecken geprüft werden. Infolgedessen
ist es möglich, nicht nur den Halbleiterchip, auf dem die externen Bondinseln 9 wie
in Fig. 4 gezeigt ausgesplittert sind, sondern auch den Halbleiterchip, der in solchem
Maß ausgesplittert ist, daß die externen Bondinseln 5 nicht beschädigt sind, wie Fig.
3 zeigt, als fehlerhaftes Produkt zu beurteilen, weil die Aussplitterung als eine Aus
splitterung der externen Eingangs/Ausgangsleitungen 8 detektiert werden kann.
Somit tritt das Problem der Zuverlässigkeit, das sich bei der herkömmlichen Beur
teilung auf der Basis der Sichtprüfung findet, niemals auf. Auch wenn ferner ein Chip
aus anderen Gründen als einer Aussplitterung fehlerhaft ausgebildet ist, wenn beispielsweise
die Verdrahtung, die als externe Ein/Ausgabeleitungen 7 dient, eine ge
ringere als die erwünschte Dicke hat (ein Fall von fehlerhafter Verdrahtung), ist es
möglich, dies zu beurteilen und den Chip zurückzuweisen, indem Abweichungen der
elektrischen Charakteristiken geprüft werden.
Ferner ist es nicht notwendig, Kontaktflächen vorzusehen, die speziell zum Messen
einer Aussplitterung ausgelegt sind, und daher tritt das Problem einer vergrößerten
Chipfläche nicht auf.
Da weiterhin der oben beschriebene Test zu Beginn der Chiptests bei der Ausfüh
rungsform 1 ausgeführt wird, wird es bei Durchführung der Beurteilung von höch
stens vier externen Bondinseln 5 an den vier Ecken möglich, einen fehlerhaften Chip
aufgrund der Aussplitterung sicher zu beurteilen, und noch dazu besteht keine Ge
fahr, daß die Prüfzeit nutzlos aufgewandt worden ist.
Fig. 5 ist eine Vorderansicht eines Halbleiterchips gemäß der Ausführungsform 2. In
der Figur bezeichnet das Bezugszeichen 10 jeweils Energiezuführungs-Kontaktflä
chen zur Zuführung einer identischen Speisespannung zu dem Chip, 11 bezeichnet
eine Umfangsrand-Energiezuführungsleitung, die entlang dem gesamten Außen
umfang des vorgenannten Halbleiterchips auf solche Weise verdrahtet ist, daß sie
zwischen dem Umfangsrand und Positionen, an denen Kontaktflächen gebildet sind,
durchgeht und die genannten beiden Energiezuführungs-Kontaktflächen 10, 10 mit
einander verbindet, und 24 bezeichnen Energiezuführungs-Einführungsleitungen zur
Zuführung von Energie zu jedem Teil von internen Schaltungen 6 von der Umfangs
rand-Energiezuführungsleitung 11. Die übrige Konstruktion gleicht derjenigen von
Ausführungsform 1, so daß die gleichen Bezugszeichen für gleiche Elemente ver
wendet sind und keine erneute Beschreibung erfolgt.
Der Halbleiterchip ist ferner mit der gleichen Methode wie bei der ersten Ausfüh
rungsform gebildet.
Als nächstes wird ein Verfahren zum Prüfen eines Halbleiterchips im Fall der Ausfüh
rungsform 2 beschrieben.
Die auszuführende Prüfung besteht darin, zuerst eine Prüfsonde in Kontakt mit den
genannten beiden Energiezuführungs-Kontaktflächen 10, 10 zu bringen, eine Cha
rakteristik der Energiezuführungsverdrahtung unter Anwendung dieser Prüfsonde zu
messen und eine Annehmbar/Fehlerhaft-Produktbeurteilung auszuführen durch Ver
gleich des Meßergebnisses mit einer vorbestimmten Charakteristik. Wenn ein Chip
annehmbar ist, wie in Fig. 5 gezeigt ist, besteht der Chip den Test und wird dann
einem nächsten Fertigungsvorgang für Halbleiterbauelemente zugeführt.
Fig. 6 ist eine Vorderansicht eines Halbleiterchips, von dem ca. 10% der Chipfläche
ausgesplittert sind, und Fig. 7 ist eine Vorderansicht eines Halbleiterchips, von dem
ca. 30% der Chipfläche ausgesplittert sind. In den Figuren bezeichnet 12 eine aus
gesplitterte externe Eingangs/Ausgangsleitung, die innerhalb des ausgesplitterten
Bereichs angeordnet sein soll, und 9 bezeichnen ausgesplitterte externe Eingangs/
Ausgangs-Kontaktflächen, die innerhalb des ausgesplitterten Bereichs angeordnet
sein sollen. Die übrige Konstruktion gleicht derjenigen von Fig. 5, so daß gleiche
Bezugszeichen für gleiche Elemente verwendet sind und keine erneute Beschreibung
erfolgt.
In bezug auf den oben beschriebenen Halbleiterchip, dessen Umfangsrandteil ausge
splittert ist, kann bei dem vorgenannten Test keine vorbestimmte Charakteristik der
Energiezuführungsverdrahtung erhalten werden, so daß ein Halbleiterchip als feh
lerhaftes Produkt beurteilt wird.
Halbleiterchips, die bei dem Aussplitterungstest als annehmbare Produkte beurteilt
wurden, werden ferner nach Prüfung in den übrigen Chiptests zu einem Halbleiter
bauelement fertiggestellt.
Wie oben beschrieben, ist es bei der Ausführungsform 2 möglich, einen ausgesplit
terten Chip als fehlerhaft zurückzuweisen, indem elektrische Charakteristiken der
Energiezuführungs-Kontaktflächen 10, 10 geprüft werden, die entlang dem Umfangsrand
des Chips ausgebildet sind. Infolgedessen kann nicht nur der Halbleiterchip, an
dem die externen Bondinseln 9 wie in Fig. 7 ausgesplittert sind, sondern auch der
Halbleiterchip, der in solchem Maß ausgesplittert ist, daß die externen Bondinseln 5
wie in Fig. 6 nicht ausgesplittert sind, als fehlerhaftes Produkt beurteilt werden, weil
die Aussplitterung als eine Aussplitterung einer Umfangsrand-Energiezuführungslei
tung 12 detektiert werden kann. Somit tritt das Problem der mangelnden Zuverläs
sigkeit, das sich bei der herkömmlichen Beurteilung auf der Basis der Sichtprüfung
findet, zu keiner Zeit auf.
Selbst wenn ferner ein Chip als fehlerhafter Chip aus anderen Gründen als denen
einer Aussplitterung gebildet ist, wenn beispielsweise eine als Umfangsrand-Energie
versorgungsleitung 11 verwendete Verdrahtung dünner als mit einer erwünschten
Dicke ausgebildet ist (ein Fall von fehlerhafter Verdrahtung), kann der Chip durch
Prüfen von Abweichungen der Energieversorgungs-Verdrahtungscharakteristik beur
teilt und zurückgewiesen werden.
Es ist ferner nicht notwendig, Kontaktflächen vorzusehen, die speziell zur Messung
der Aussplitterung ausgelegt sind, und somit tritt das Problem einer Vergrößerung
der Chipfläche nicht auf.
Da ferner die oben beschriebene Prüfung zu Beginn der Chiptests bei der zweiten
Ausführungsform durchgeführt wird, kann ein aufgrund von Aussplitterung fehler
hafter Chip mit Sicherheit beurteilt werden, und außerdem besteht nicht die Gefahr,
daß die Prüfzeit umsonst aufgewandt wird.
Claims (3)
1. Halbleiterchip, der folgendes aufweist:
eine externe Bondinsel (5), um eine elektrische Verbindung mit einer externen Schaltungseinrichtung herzustellen;
eine interne Schaltung (6), die mit der externen Bondinsel (5) verbunden ist, um eine vorbestimmte Operation auszuführen; und
eine externe Eingangs/Ausgangsleitung (7) zum Verbinden der externen Bondinsel (5) mit der internen Schaltung (6);
dadurch gekennzeichnet, daß
die externe Eingangs/Ausgangsleitung (7) auf solche Weise an wenigstens einem Eckteil des Halbleiterchips ausgebildet ist, daß sie zwischen einem Umfangsrand des Halbleiterchips und einer Position, an der die externe Bondinsel (5) gebildet ist, verläuft.
eine externe Bondinsel (5), um eine elektrische Verbindung mit einer externen Schaltungseinrichtung herzustellen;
eine interne Schaltung (6), die mit der externen Bondinsel (5) verbunden ist, um eine vorbestimmte Operation auszuführen; und
eine externe Eingangs/Ausgangsleitung (7) zum Verbinden der externen Bondinsel (5) mit der internen Schaltung (6);
dadurch gekennzeichnet, daß
die externe Eingangs/Ausgangsleitung (7) auf solche Weise an wenigstens einem Eckteil des Halbleiterchips ausgebildet ist, daß sie zwischen einem Umfangsrand des Halbleiterchips und einer Position, an der die externe Bondinsel (5) gebildet ist, verläuft.
2. Halbleiterchip nach Anspruch 1,
dadurch gekennzeichnet, daß
die externe Bondinsel (5) an einer Ecke des Halbleiterchips vorhanden ist.
3. Halbleiterchip, der folgendes aufweist:
eine externe Bondinsel (5), um eine elektrische Verbindung mit einer externen Schaltungseinrichtung herzustellen;
eine interne Schaltung (6), die mit der externen Bondinsel (5) verbunden ist, um eine vorbestimmte Operation auszuführen;
eine externe Eingangs/Ausgangsleitung (7) zum Verbinden der externen Bondinsel (5) mit der internen Schaltung (6),
eine Vielzahl von Energiezuführungs-Kontaktflächen (10) zur Zuführung einer identischen Versorgungsspannung;
eine Umfangsrand-Energiezuführungsleitung (11), die derart ausgebil det ist, daß sie zwischen einem Umfangsrand des Halbleiterchips und einer Position, an der die externe Bondinsel (5) gebildet ist, verläuft und die Vielzahl von Energiezuführungs-Kontaktflächen (10) miteinan der verbindet; und
eine Energiezuführungs-Einführungsleitung (24) zum Zuführen von Energie von der Umfangsrand-Energiezuführungsleitung (11) zur internen Schaltung (6);
dadurch gekennzeichnet, daß
die Umfangsrand-Energiezuführungsleitung (11) an wenigstens einem Eckteil des Halbleiterchips ausgebildet ist.
eine externe Bondinsel (5), um eine elektrische Verbindung mit einer externen Schaltungseinrichtung herzustellen;
eine interne Schaltung (6), die mit der externen Bondinsel (5) verbunden ist, um eine vorbestimmte Operation auszuführen;
eine externe Eingangs/Ausgangsleitung (7) zum Verbinden der externen Bondinsel (5) mit der internen Schaltung (6),
eine Vielzahl von Energiezuführungs-Kontaktflächen (10) zur Zuführung einer identischen Versorgungsspannung;
eine Umfangsrand-Energiezuführungsleitung (11), die derart ausgebil det ist, daß sie zwischen einem Umfangsrand des Halbleiterchips und einer Position, an der die externe Bondinsel (5) gebildet ist, verläuft und die Vielzahl von Energiezuführungs-Kontaktflächen (10) miteinan der verbindet; und
eine Energiezuführungs-Einführungsleitung (24) zum Zuführen von Energie von der Umfangsrand-Energiezuführungsleitung (11) zur internen Schaltung (6);
dadurch gekennzeichnet, daß
die Umfangsrand-Energiezuführungsleitung (11) an wenigstens einem Eckteil des Halbleiterchips ausgebildet ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10005193A JPH11204596A (ja) | 1998-01-13 | 1998-01-13 | 半導体チップおよびその検査方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19836614A1 DE19836614A1 (de) | 1999-07-15 |
DE19836614C2 true DE19836614C2 (de) | 2003-08-21 |
Family
ID=11604386
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19836614A Expired - Fee Related DE19836614C2 (de) | 1998-01-13 | 1998-08-12 | Halbleiterchip mit Leitung an einem Eckteil des Halbleiterchips |
Country Status (3)
Country | Link |
---|---|
US (1) | US6184569B1 (de) |
JP (1) | JPH11204596A (de) |
DE (1) | DE19836614C2 (de) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10114291C1 (de) * | 2001-03-23 | 2002-09-05 | Infineon Technologies Ag | Verfahren zum Überprüfen von lösbaren Kontakten an einer Mehrzahl von integrierten Halbleiterbausteinen auf einem Wafer |
CN102981114B (zh) * | 2012-12-10 | 2015-09-09 | 深圳深爱半导体股份有限公司 | 晶圆中芯片的测试方法 |
CN104977518B (zh) * | 2014-04-09 | 2018-05-01 | 中芯国际集成电路制造(上海)有限公司 | 一种晶圆出货检验方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS58182237A (ja) * | 1982-04-19 | 1983-10-25 | Nec Corp | 半導体集積回路 |
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JPH05243356A (ja) * | 1992-02-27 | 1993-09-21 | Fujitsu Ltd | 半導体集積回路装置及びその試験方法 |
JPH0621161A (ja) * | 1992-07-03 | 1994-01-28 | Seiko Epson Corp | 半導体装置及び評価方法 |
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JPH08146095A (ja) * | 1994-11-21 | 1996-06-07 | Hitachi Ltd | 半導体装置 |
US5585676A (en) * | 1993-04-20 | 1996-12-17 | Sanyo Electric Co., Ltd. | IC chip for different type IC packages |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3689803A (en) * | 1971-03-30 | 1972-09-05 | Ibm | Integrated circuit structure having a unique surface metallization layout |
JPH065674A (ja) * | 1992-06-19 | 1994-01-14 | Nec Corp | 半導体集積回路装置 |
JPH0677300A (ja) * | 1992-06-25 | 1994-03-18 | Fujitsu Ltd | 半導体装置 |
-
1998
- 1998-01-13 JP JP10005193A patent/JPH11204596A/ja active Pending
- 1998-06-17 US US09/098,639 patent/US6184569B1/en not_active Expired - Fee Related
- 1998-08-12 DE DE19836614A patent/DE19836614C2/de not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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US5506499A (en) * | 1995-06-05 | 1996-04-09 | Neomagic Corp. | Multiple probing of an auxilary test pad which allows for reliable bonding to a primary bonding pad |
Also Published As
Publication number | Publication date |
---|---|
JPH11204596A (ja) | 1999-07-30 |
DE19836614A1 (de) | 1999-07-15 |
US6184569B1 (en) | 2001-02-06 |
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