JPH0677300A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0677300A JPH0677300A JP25022692A JP25022692A JPH0677300A JP H0677300 A JPH0677300 A JP H0677300A JP 25022692 A JP25022692 A JP 25022692A JP 25022692 A JP25022692 A JP 25022692A JP H0677300 A JPH0677300 A JP H0677300A
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- pad
- chip
- region
- substrate
- semiconductor device
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Abstract
(57)【要約】
【目的】 半導体装置に関し，チップ周縁部又は回路部
に生じる微細な割れを感度よく検出する機能を備えた半
導体装置の提供を目的とする。 【構成】 チップ１周縁部に素子形成領域２を囲んでル
ープ状に形成された不純物拡散領域５と，素子形成領域
２端部に形成されたパッド3aとを有し, 不純物拡散領域
５とパッド3aは電気的に接続されている半導体装置によ
り構成する。また，チップ１周縁部に素子形成領域２を
囲んでループ状に形成されたトレンチの側壁に不純物拡
散領域を有する半導体装置により構成する。また，不純
物拡散領域５は基板７と反対導電型であり，不純物拡散
領域５に接続するパッド3aと, 基板７に接続するパッド
3bとを有する前記の半導体装置により構成する。また，
チップ１の素子形成領域２に形成された基板７と反対導
電型の不純物拡散領域と，不純物拡散領域に接続するパ
ッドと, 基板７に接続するパッドとを有する半導体装置
により構成する。
に生じる微細な割れを感度よく検出する機能を備えた半
導体装置の提供を目的とする。 【構成】 チップ１周縁部に素子形成領域２を囲んでル
ープ状に形成された不純物拡散領域５と，素子形成領域
２端部に形成されたパッド3aとを有し, 不純物拡散領域
５とパッド3aは電気的に接続されている半導体装置によ
り構成する。また，チップ１周縁部に素子形成領域２を
囲んでループ状に形成されたトレンチの側壁に不純物拡
散領域を有する半導体装置により構成する。また，不純
物拡散領域５は基板７と反対導電型であり，不純物拡散
領域５に接続するパッド3aと, 基板７に接続するパッド
3bとを有する前記の半導体装置により構成する。また，
チップ１の素子形成領域２に形成された基板７と反対導
電型の不純物拡散領域と，不純物拡散領域に接続するパ
ッドと, 基板７に接続するパッドとを有する半導体装置
により構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り，特
に，チップ周縁部又は回路部に生じる微細な割れを感度
よく検出する機能を備えた半導体装置に関する。
に，チップ周縁部又は回路部に生じる微細な割れを感度
よく検出する機能を備えた半導体装置に関する。
【０００２】素子形成を終えたチップに，その後の工程
で微細な割れ（クラック）の入ることがある。このよう
な割れは，チップの周縁部に発生することが多い。例え
ば，チップをモールドするプラスチックＩＣでは，モー
ルド時の熱ストレスによりチップの周縁部に微細な割れ
が入ることがある。この割れはその後のストレス印加に
より，チップ周縁部からチップ内部へ伝播していくもの
であるから，できるだけ早期に発見することが望まれ
る。
で微細な割れ（クラック）の入ることがある。このよう
な割れは，チップの周縁部に発生することが多い。例え
ば，チップをモールドするプラスチックＩＣでは，モー
ルド時の熱ストレスによりチップの周縁部に微細な割れ
が入ることがある。この割れはその後のストレス印加に
より，チップ周縁部からチップ内部へ伝播していくもの
であるから，できるだけ早期に発見することが望まれ
る。
【０００３】さらに，ＩＣ製造過程にあっても，チップ
回路部において，突き上げピンによる背面からのストレ
ス等により微細な割れの入ることがあり，これもできる
だけ早期に発見することが望まれる。
回路部において，突き上げピンによる背面からのストレ
ス等により微細な割れの入ることがあり，これもできる
だけ早期に発見することが望まれる。
【０００４】
【従来の技術】図５(a), (b)は従来の半導体装置を示す
平面図と部分断面図である。図中, １はチップ，２は素
子形成領域であって回路部，３はＡｌパッド，４はＡｌ
リング，5aは不純物拡散層, 6aはポリＳｉ接続部，７は
Ｓｉ基板，８はフィールド酸化膜，９はカバー膜を表
す。チップ１周縁部のＡｌリング４は素子形成領域２を
囲むように形成されており，その上を例えばＰＳＧ膜の
カバー膜９が覆っている。
平面図と部分断面図である。図中, １はチップ，２は素
子形成領域であって回路部，３はＡｌパッド，４はＡｌ
リング，5aは不純物拡散層, 6aはポリＳｉ接続部，７は
Ｓｉ基板，８はフィールド酸化膜，９はカバー膜を表
す。チップ１周縁部のＡｌリング４は素子形成領域２を
囲むように形成されており，その上を例えばＰＳＧ膜の
カバー膜９が覆っている。
【０００５】このＡｌリング４はカバー膜のチップ周縁
部でのはがれやそこからの湿気の侵入を防ぐため設けら
れている。この後，例えばプラスチックＩＣでは，チッ
プ１をリードフレームにダイボンディングし，Ａｌパッ
ド３から外部端子へ接続するボンディングワイヤを張
り，全体を樹脂に密封するモールド工程へと進む。モー
ルド工程後はチップに熱ストレスが残留する。この熱ス
トレスにより，チップ周縁部に微細な割れの生じること
があり，この割れはその後の実装などの工程でストレス
が印加されると，素子形成領域の回路部に伝播し，回路
動作不能を引き起こすことがある。
部でのはがれやそこからの湿気の侵入を防ぐため設けら
れている。この後，例えばプラスチックＩＣでは，チッ
プ１をリードフレームにダイボンディングし，Ａｌパッ
ド３から外部端子へ接続するボンディングワイヤを張
り，全体を樹脂に密封するモールド工程へと進む。モー
ルド工程後はチップに熱ストレスが残留する。この熱ス
トレスにより，チップ周縁部に微細な割れの生じること
があり，この割れはその後の実装などの工程でストレス
が印加されると，素子形成領域の回路部に伝播し，回路
動作不能を引き起こすことがある。
【０００６】
【発明が解決しようとする課題】従来，その割れが素子
形成領域の回路部に達し，回路動作不能を引き起こすま
で，不良検出ができなかった。
形成領域の回路部に達し，回路動作不能を引き起こすま
で，不良検出ができなかった。
【０００７】そのため，工場出荷前にチップ周縁部で微
細な割れが発生しているにもかかわらず，スクリーニン
グされないままユーザーの手に渡り，ユーザーでの実装
の際のストレス印加により割れが拡大して回路部に達
し，障害が発生するといった問題が存在していた。
細な割れが発生しているにもかかわらず，スクリーニン
グされないままユーザーの手に渡り，ユーザーでの実装
の際のストレス印加により割れが拡大して回路部に達
し，障害が発生するといった問題が存在していた。
【０００８】さらに，ＩＣ製造過程にあっても，チップ
回路部において，突き上げピンによる背面からのストレ
スにより微細な割れの入ることがあるが，この割れがそ
の後の実装などの工程でストレスが印加されて拡大する
まで，検出できないといった問題があった。
回路部において，突き上げピンによる背面からのストレ
スにより微細な割れの入ることがあるが，この割れがそ
の後の実装などの工程でストレスが印加されて拡大する
まで，検出できないといった問題があった。
【０００９】本発明は上記の問題に鑑み，チップ周縁部
又は回路部に微細な割れが発生した時，そのことを初期
の段階で知ることができる機能を備えた半導体装置を提
供することを目的とする。
又は回路部に微細な割れが発生した時，そのことを初期
の段階で知ることができる機能を備えた半導体装置を提
供することを目的とする。
【００１０】
【課題を解決するための手段】図１(a), (b)は，それぞ
れ，第１の実施例を示す平面図と部分断面図，図２(a)
〜(c) は，第２の実施例を示す平面図と回路図と部分断
面図，図３は第３の実施例を示す部分断面図，図４(a),
(b)は，それぞれ，第４の実施例を示す平面図と部分断
面図である。
れ，第１の実施例を示す平面図と部分断面図，図２(a)
〜(c) は，第２の実施例を示す平面図と回路図と部分断
面図，図３は第３の実施例を示す部分断面図，図４(a),
(b)は，それぞれ，第４の実施例を示す平面図と部分断
面図である。
【００１１】上記課題は，チップ１周縁部に素子形成領
域２を囲んでループ状に形成された不純物拡散領域５
と，該素子形成領域２端部に形成されたパッド3aとを有
し, 該不純物拡散領域５と該パッド3aは電気的に接続さ
れている半導体装置によって解決される。
域２を囲んでループ状に形成された不純物拡散領域５
と，該素子形成領域２端部に形成されたパッド3aとを有
し, 該不純物拡散領域５と該パッド3aは電気的に接続さ
れている半導体装置によって解決される。
【００１２】また，チップ１周縁部に素子形成領域２を
囲んでループ状に形成されたトレンチの側壁に不純物拡
散領域21を有する半導体装置によって解決される。ま
た，前記不純物拡散領域５, 21は基板７と反対導電型で
あり，且つ該不純物拡散領域５, 21に接続するパッド3a
と, 該基板７に接続するパッド3bとを有する前記の半導
体装置によって解決される。
囲んでループ状に形成されたトレンチの側壁に不純物拡
散領域21を有する半導体装置によって解決される。ま
た，前記不純物拡散領域５, 21は基板７と反対導電型で
あり，且つ該不純物拡散領域５, 21に接続するパッド3a
と, 該基板７に接続するパッド3bとを有する前記の半導
体装置によって解決される。
【００１３】また，チップ１の素子形成領域２に形成さ
れた基板７と反対導電型の不純物拡散領域23と，該不純
物拡散領域23に接続するパッド3aと, 該基板７に接続す
るパッド3bとを有する半導体装置によって解決される。
れた基板７と反対導電型の不純物拡散領域23と，該不純
物拡散領域23に接続するパッド3aと, 該基板７に接続す
るパッド3bとを有する半導体装置によって解決される。
【００１４】
【作用】本発明では，チップ１周縁部に素子形成領域２
を囲んでループ状に不純物拡散領域５を形成し，それを
素子形成領域２端部に形成されたパッド3aに電気的に接
続している。また，チップ１周縁部に素子形成領域２を
囲んで基板７と反対導電型の不純物拡散領域５をループ
状に形成している。
を囲んでループ状に不純物拡散領域５を形成し，それを
素子形成領域２端部に形成されたパッド3aに電気的に接
続している。また，チップ１周縁部に素子形成領域２を
囲んで基板７と反対導電型の不純物拡散領域５をループ
状に形成している。
【００１５】このようにすれば，チップ１周縁部に微細
な割れが発生する時は，ループ状に形成された不純物拡
散領域５のどこかの部分を横切る割れが発生することに
なる。不純物拡散領域５と基板７を逆バイアスにしてお
くと，割れの発生により割れた領域の表面をリーク電流
が流れるから，リーク電流を検出することにより割れの
発生を知ることができる。
な割れが発生する時は，ループ状に形成された不純物拡
散領域５のどこかの部分を横切る割れが発生することに
なる。不純物拡散領域５と基板７を逆バイアスにしてお
くと，割れの発生により割れた領域の表面をリーク電流
が流れるから，リーク電流を検出することにより割れの
発生を知ることができる。
【００１６】また，チップ１周縁部に素子形成領域２を
囲んでループ状に形成されたトレンチの側壁に不純物拡
散領域21を形成しておけば，ダイシング時のストレス等
による周縁部の深い領域における微細な割れを検出する
ことができる。
囲んでループ状に形成されたトレンチの側壁に不純物拡
散領域21を形成しておけば，ダイシング時のストレス等
による周縁部の深い領域における微細な割れを検出する
ことができる。
【００１７】このようにして，割れが素子形成領域の回
路部２に伝播する以前に，将来における回路動作不能を
予見し，そのチップまたはそのチップを含むパッケージ
をスクリーニングすることができる。
路部２に伝播する以前に，将来における回路動作不能を
予見し，そのチップまたはそのチップを含むパッケージ
をスクリーニングすることができる。
【００１８】さらに，チップ１回路部に形成された基板
７と反対導電型の不純物拡散領域23と，不純物拡散領域
23に接続するパッド3aと, 基板７に接続するパッドを設
けておけば，ＩＣ製造過程にあって，突き上げピンによ
る背面からのストレス等によりチップ回路部に発生した
微細な割れを早期に検出することができる。
７と反対導電型の不純物拡散領域23と，不純物拡散領域
23に接続するパッド3aと, 基板７に接続するパッドを設
けておけば，ＩＣ製造過程にあって，突き上げピンによ
る背面からのストレス等によりチップ回路部に発生した
微細な割れを早期に検出することができる。
【００１９】
【実施例】図１は第１の実施例を示す平面図と部分断面
図で，(a) は平面図，(b) は検査用パッドを含む部分断
面図であり，１はチップ，２は素子形成領域であって回
路部，３はＡｌパッド，3aは検査用パッド, 3bは基板に
接続するパッド，４はＡｌリング，５，5aは不純物拡散
層, ６，6aはポリＳｉ接続部，７はＳｉ基板，８はフィ
ールド酸化膜，９はカバー膜を表す。
図で，(a) は平面図，(b) は検査用パッドを含む部分断
面図であり，１はチップ，２は素子形成領域であって回
路部，３はＡｌパッド，3aは検査用パッド, 3bは基板に
接続するパッド，４はＡｌリング，５，5aは不純物拡散
層, ６，6aはポリＳｉ接続部，７はＳｉ基板，８はフィ
ールド酸化膜，９はカバー膜を表す。
【００２０】これらの図は素子形成と内部配線を終了し
たチップの状態を示している。Ａｌパッド３は入力パッ
ド及び出力パッドであり，検査用パッド3a及び基板に接
続するパッド3bは割れ検出用のパッドである。Ｓｉ基板
７は例えばｐ型Ｓｉ基板であり，不純物拡散層５は例え
ばｎ型拡散層である。ｎ型拡散層５はチップ周縁部にル
ープ状に形成され，その上にこのｎ型拡散層５に接続し
てループ状のＡｌリング４が形成されている。ｎ型拡散
層５の幅は例えば２μｍ，深さは例えば3000Å，不純物
ドーズ量は例えば４×１０16cm-2であり，Ａｌリング４
の幅は，例えば２μｍ，厚さは例えば１μｍである。カ
バー膜９は例えば厚さ１μｍのＰＳＧ膜である。
たチップの状態を示している。Ａｌパッド３は入力パッ
ド及び出力パッドであり，検査用パッド3a及び基板に接
続するパッド3bは割れ検出用のパッドである。Ｓｉ基板
７は例えばｐ型Ｓｉ基板であり，不純物拡散層５は例え
ばｎ型拡散層である。ｎ型拡散層５はチップ周縁部にル
ープ状に形成され，その上にこのｎ型拡散層５に接続し
てループ状のＡｌリング４が形成されている。ｎ型拡散
層５の幅は例えば２μｍ，深さは例えば3000Å，不純物
ドーズ量は例えば４×１０16cm-2であり，Ａｌリング４
の幅は，例えば２μｍ，厚さは例えば１μｍである。カ
バー膜９は例えば厚さ１μｍのＰＳＧ膜である。
【００２１】この後，チップ１はリードフレームにダイ
ボンディングされ，Ａｌパッド３から外部端子へボンデ
ィングワイヤが張られ，モールド工程で全体が樹脂に密
封されてパッケージとなる。モールド工程の加熱によ
り，チップ１に熱ストレスが残留する。
ボンディングされ，Ａｌパッド３から外部端子へボンデ
ィングワイヤが張られ，モールド工程で全体が樹脂に密
封されてパッケージとなる。モールド工程の加熱によ
り，チップ１に熱ストレスが残留する。
【００２２】検査用パッド3aに接続する外部端子及び基
板に接続するパッド3bに接続する外部端子に電圧を加え
る。電圧はｎ型拡散層５とｐ型Ｓｉ基板７が逆バイアス
になるように５Ｖを印加する。ｎ型拡散層５とｐ型Ｓｉ
基板７の接合が完全であれば電流は流れないが，もし，
ｐｎ接合部のどこかに割れが発生てしいると，リーク電
流が発生する。リーク電流の有無により，割れ発生の有
無を知ることができる。ｎ型拡散層５はチップ周縁部に
素子形成領域を囲んでループ状に形成されているから，
チップ周縁部に発生するクラックは必ず検出することが
できる。
板に接続するパッド3bに接続する外部端子に電圧を加え
る。電圧はｎ型拡散層５とｐ型Ｓｉ基板７が逆バイアス
になるように５Ｖを印加する。ｎ型拡散層５とｐ型Ｓｉ
基板７の接合が完全であれば電流は流れないが，もし，
ｐｎ接合部のどこかに割れが発生てしいると，リーク電
流が発生する。リーク電流の有無により，割れ発生の有
無を知ることができる。ｎ型拡散層５はチップ周縁部に
素子形成領域を囲んでループ状に形成されているから，
チップ周縁部に発生するクラックは必ず検出することが
できる。
【００２３】図２は第２の実施例を示す平面図と回路図
と部分断面図で，(a) は平面図，(b) は検査用トランジ
スタの回路図，(c) は検査用パッド3aを含む部分断面図
である。図中の符号は図１(a), (b)と共通であり，さら
に，10は検査用トランジスタ, 11はゲート, 12はソース
・ドレインを表す。
と部分断面図で，(a) は平面図，(b) は検査用トランジ
スタの回路図，(c) は検査用パッド3aを含む部分断面図
である。図中の符号は図１(a), (b)と共通であり，さら
に，10は検査用トランジスタ, 11はゲート, 12はソース
・ドレインを表す。
【００２４】この例は入力端子容量低減のため，前述の
第１の実施例のリーク電流検出回路の検査用Ａｌパッド
3aと不純物拡散層５の間に検査用トランジスタ10を介在
させたものである。この場合，割れの有無を判定するた
めに第１の実施例よりも高い電圧，例えば８Ｖを印加し
て検査用トランジスタ10をＯＮ状態にし，リーク電流の
有無により，割れ発生の有無を知る。
第１の実施例のリーク電流検出回路の検査用Ａｌパッド
3aと不純物拡散層５の間に検査用トランジスタ10を介在
させたものである。この場合，割れの有無を判定するた
めに第１の実施例よりも高い電圧，例えば８Ｖを印加し
て検査用トランジスタ10をＯＮ状態にし，リーク電流の
有無により，割れ発生の有無を知る。
【００２５】図３は第３の実施例を示す部分断面図であ
る。マスクを用いてチップ周縁部をエッチングし，幅が
例えば１０μｍ，深さが例えば 100μｍのトレンチをル
ープ状に形成する。次いで，トレンチ側壁にｎ型不純物
を拡散させて，厚さが例えば3000Åの不純物拡散層21を
形成した後，トレンチを例えばポリＳｉで埋め込み，埋
込み層22を形成する。
る。マスクを用いてチップ周縁部をエッチングし，幅が
例えば１０μｍ，深さが例えば 100μｍのトレンチをル
ープ状に形成する。次いで，トレンチ側壁にｎ型不純物
を拡散させて，厚さが例えば3000Åの不純物拡散層21を
形成した後，トレンチを例えばポリＳｉで埋め込み，埋
込み層22を形成する。
【００２６】その他は第２の実施例と同じである。この
例は不純物拡散層21が縦方向に深い領域まで形成されて
いるので，ダイシング時のストレスにより発生するチッ
プ周縁部の深い領域の微細な割れを感度よく検出するこ
とができる。
例は不純物拡散層21が縦方向に深い領域まで形成されて
いるので，ダイシング時のストレスにより発生するチッ
プ周縁部の深い領域の微細な割れを感度よく検出するこ
とができる。
【００２７】図４は第４の実施例を示す平面図と部分断
面図で，(a) は平面図，(b) は検査用パッド3aを含む部
分断面図である。図中の符号は図２と共通であり，さら
に，23は回路部に形成されたトレンチの側壁に形成され
た不純物拡散層，24は埋込み層を表す。
面図で，(a) は平面図，(b) は検査用パッド3aを含む部
分断面図である。図中の符号は図２と共通であり，さら
に，23は回路部に形成されたトレンチの側壁に形成され
た不純物拡散層，24は埋込み層を表す。
【００２８】ＩＣ製造過程において，例えば背面からの
突き上げピンによるストレスの発生が予想される場所
に，マスクを用いてトレンチを形成する。トレンチは開
口が例えば１０μｍ□，深さが例えば 100μｍである。
次いで，トレンチ側壁にｎ型不純物を拡散させて，厚さ
が例えば3000Åの不純物拡散層23を形成した後，トレン
チを例えばポリＳｉで埋め込み，埋込み層24を形成す
る。
突き上げピンによるストレスの発生が予想される場所
に，マスクを用いてトレンチを形成する。トレンチは開
口が例えば１０μｍ□，深さが例えば 100μｍである。
次いで，トレンチ側壁にｎ型不純物を拡散させて，厚さ
が例えば3000Åの不純物拡散層23を形成した後，トレン
チを例えばポリＳｉで埋め込み，埋込み層24を形成す
る。
【００２９】この例はＩＣ製造過程において，回路部に
ストレスにより発生する微細な割れを感度よく検出する
ことができる。
ストレスにより発生する微細な割れを感度よく検出する
ことができる。
【００３０】
【発明の効果】以上説明したように，本発明によれば，
チップの周縁部に発生した微細な割れ（クラック）をそ
れが素子形成領域の回路部に伝播する前に検知すること
ができる。特にプラスチックＩＣにおいては，チップを
樹脂に密封するモールド工程後に，チップの周縁部に微
細な割れが発生することがあるが，そのことをユーザー
の手に渡る前に検知してスクリーニングを行い，信頼性
の高いパッケージを提供することができる。
チップの周縁部に発生した微細な割れ（クラック）をそ
れが素子形成領域の回路部に伝播する前に検知すること
ができる。特にプラスチックＩＣにおいては，チップを
樹脂に密封するモールド工程後に，チップの周縁部に微
細な割れが発生することがあるが，そのことをユーザー
の手に渡る前に検知してスクリーニングを行い，信頼性
の高いパッケージを提供することができる。
【００３１】さらに，本発明によれば，ＩＣ製造過程に
おいて回路部に発生する微細な割れも，それが拡大して
障害を引き起こす前に検知してスクリーニングを行い，
信頼性の高いパッケージを提供することができる。
おいて回路部に発生する微細な割れも，それが拡大して
障害を引き起こす前に検知してスクリーニングを行い，
信頼性の高いパッケージを提供することができる。
【００３２】本発明は特にパッケージの高信頼化に寄与
するものである。
するものである。
【図１】第１の実施例を示す平面図と部分断面図で，
(a) は平面図，(b) は部分断面図である。
(a) は平面図，(b) は部分断面図である。
【図２】第２の実施例を示す平面図と回路図と部分断面
図で，(a) は平面図，(b) は回路図, (c) は部分断面図
である。
図で，(a) は平面図，(b) は回路図, (c) は部分断面図
である。
【図３】第３の実施例を示す部分断面図である。
【図４】第４の実施例を示す平面図と部分断面図で，
(a) は平面図，(b) は部分断面図である。
(a) は平面図，(b) は部分断面図である。
【図５】従来の半導体装置を示す平面図と部分断面図
で，(a) は平面図，(b) は部分断面図である。
で，(a) は平面図，(b) は部分断面図である。
１はチップ ２は素子形成領域であって回路部 ３はパッドであってＡｌパッド 3aはパッドであって検査用パッド 3bはパッドであって基板に接続するパッド ４はリングであってＡｌリング ５は不純物拡散領域であり不純物拡散層であってｎ型拡
散層 5aは拡散層であって不純物拡散層 ６，6aは接続部であってポリＳｉ接続部 ７は基板でありＳｉ基板であってｐ型Ｓｉ基板 ８はフィールド酸化膜 ９はカバー膜であってＰＳＧ膜 10は検査用トランジスタ 11はゲート 12はソース・ドレイン 21, 23は不純物拡散領域であり不純物拡散層であってｎ
型拡散層 22, 24は埋込み層
散層 5aは拡散層であって不純物拡散層 ６，6aは接続部であってポリＳｉ接続部 ７は基板でありＳｉ基板であってｐ型Ｓｉ基板 ８はフィールド酸化膜 ９はカバー膜であってＰＳＧ膜 10は検査用トランジスタ 11はゲート 12はソース・ドレイン 21, 23は不純物拡散領域であり不純物拡散層であってｎ
型拡散層 22, 24は埋込み層
Claims (4)
- 【請求項１】 チップ(1) 周縁部に素子形成領域（2)を
囲んでループ状に形成された不純物拡散領域(5) と，該
素子形成領域（2)端部に形成されたパッド(3a)とを有
し, 該不純物拡散領域(5) と該パッド(3a)は電気的に接
続されていることを特徴とする半導体装置。 - 【請求項２】 チップ(1) 周縁部に素子形成領域（2)を
囲んでループ状に形成されたトレンチの側壁に不純物拡
散領域(21)を有することを特徴とする半導体装置。 - 【請求項３】 前記不純物拡散領域(5, 21) は基板(7)
と反対導電型であり，且つ該不純物拡散領域(5, 21) に
接続するパッド(3a)と, 該基板(7) に接続するパッド(3
b)とを有することを特徴とする請求項１又は２記載の半
導体装置。 - 【請求項４】 チップ(1) の素子形成領域（2)に形成さ
れた基板(7) と反対導電型の不純物拡散領域(23)と，該
不純物拡散領域(23)に接続するパッド(3a)と, 該基板
(7) に接続するパッド(3b)とを有することを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25022692A JPH0677300A (ja) | 1992-06-25 | 1992-09-18 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-166476 | 1992-06-25 | ||
| JP16647692 | 1992-06-25 | ||
| JP25022692A JPH0677300A (ja) | 1992-06-25 | 1992-09-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677300A true JPH0677300A (ja) | 1994-03-18 |
Family
ID=26490839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25022692A Withdrawn JPH0677300A (ja) | 1992-06-25 | 1992-09-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677300A (ja) |
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1992
- 1992-09-18 JP JP25022692A patent/JPH0677300A/ja not_active Withdrawn
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