JPH02216862A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02216862A JPH02216862A JP1037506A JP3750689A JPH02216862A JP H02216862 A JPH02216862 A JP H02216862A JP 1037506 A JP1037506 A JP 1037506A JP 3750689 A JP3750689 A JP 3750689A JP H02216862 A JPH02216862 A JP H02216862A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- bypass capacitor
- power supply
- semiconductor device
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 239000003990 capacitor Substances 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000004806 packaging method and process Methods 0.000 abstract description 5
- 238000010276 construction Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は半導体装置に関し、特に電源ノイズの保護回路
を一体に設けた半導体集積回路装置に関する。
を一体に設けた半導体集積回路装置に関する。
従来、半導体装置を実装する際には、電源ラインのノイ
ズによる半導体装置の誤動作を防止するために、第６図
のように、集積回路チップＩＣに対して０．００１〜０
．１／／Ｆ程度の大容量のバイパスコンデンサＣ０を外
付けしている。特に、第４図に概略断面構造を示すよう
に、同一半導体基板１上にＰチャネルＭＯＳトランジス
タＰＭＯ３とＮチャネルＭＯ３）ランジスタＮＭＯ３と
を形成しているＣＭＯ３型半導体装置においては、寄生
サイリスクが電源ノイズによってトリガされ、過電流破
壊する現象、所謂ラッチアップが発生するため、この種
のバイパスコンデンサは必要不可欠なものである。
ズによる半導体装置の誤動作を防止するために、第６図
のように、集積回路チップＩＣに対して０．００１〜０
．１／／Ｆ程度の大容量のバイパスコンデンサＣ０を外
付けしている。特に、第４図に概略断面構造を示すよう
に、同一半導体基板１上にＰチャネルＭＯＳトランジス
タＰＭＯ３とＮチャネルＭＯ３）ランジスタＮＭＯ３と
を形成しているＣＭＯ３型半導体装置においては、寄生
サイリスクが電源ノイズによってトリガされ、過電流破
壊する現象、所謂ラッチアップが発生するため、この種
のバイパスコンデンサは必要不可欠なものである。
また、この種のバイパスコンデンサは、半導体装置の直
近に配置する程ノイズ除去の効果が大きいため、−Ｍに
は各半導体チップに対して夫々１つのバイパスコンデン
サを接続することが行われている。
近に配置する程ノイズ除去の効果が大きいため、−Ｍに
は各半導体チップに対して夫々１つのバイパスコンデン
サを接続することが行われている。
〔発明が解決しようとする課題］
上述した従来の半導体装置では、電源ノイズに対処する
ために各半導一体チツブＩＣ毎に外付けの大容量バイパ
スコンデンサＣ０を接続しているため、部品数が増大し
、コスト高になるばかりでなく、実装面積が大きくなり
、実装密度を上げることができないという問題がある。
ために各半導一体チツブＩＣ毎に外付けの大容量バイパ
スコンデンサＣ０を接続しているため、部品数が増大し
、コスト高になるばかりでなく、実装面積が大きくなり
、実装密度を上げることができないという問題がある。
本発明は部品数を低減しかつ実装密度を向上できる半導
体装置を提供することを目的とする。
体装置を提供することを目的とする。
本発明の半導体装置は、各種素子を形成した半導体基板
に、導電層、誘電体膜及び導電層を積層状態に形成して
コンデンサを構成し、このコンデンサを電源ノイズのバ
イパス用コンデンサとして各種素子と電気的に接続して
いる。
に、導電層、誘電体膜及び導電層を積層状態に形成して
コンデンサを構成し、このコンデンサを電源ノイズのバ
イパス用コンデンサとして各種素子と電気的に接続して
いる。
上述した構成では、集積回路チップにバイパスコンデン
サを外付けすることなく電源ノイズの除去が実現できる
。
サを外付けすることなく電源ノイズの除去が実現できる
。
〔実施例］
次に、本発明を図面を参照して説明する。
（第１実施例）
第１図は本発明の第１実施例の断面図である。
図において、１は半導体基板であり、ここにＰチャネル
ＭＯ３）ランジスタＰＭＯ３とＮチャネルＭＯＳトラン
ジスタＮＭＯ３とを形成している。
ＭＯ３）ランジスタＰＭＯ３とＮチャネルＭＯＳトラン
ジスタＮＭＯ３とを形成している。
即ち、Ｎ型半導体基板１にＰ型ソース・ドレイン領域２
及びＮ型コンタクト層３を設け、かつゲート絶縁膜４及
びゲート電極５を形成してＰチャネルＭＯ３）ランジス
タＰＭＯ３を形成する。また、Ｎ型半導体基板１にＰウ
ェル６を形成し、ここにＮ型ソース・ドレイン領域７及
びＰ型コンタクト層８を設け、かつゲート絶縁膜９及び
ゲート電極１０を形成してＮチャネルＭＯＳトランジス
タＮＭＯ３を形成している。
及びＮ型コンタクト層３を設け、かつゲート絶縁膜４及
びゲート電極５を形成してＰチャネルＭＯ３）ランジス
タＰＭＯ３を形成する。また、Ｎ型半導体基板１にＰウ
ェル６を形成し、ここにＮ型ソース・ドレイン領域７及
びＰ型コンタクト層８を設け、かつゲート絶縁膜９及び
ゲート電極１０を形成してＮチャネルＭＯＳトランジス
タＮＭＯ３を形成している。
そして、素子分離絶縁膜１１や前記各ＭＯ３）ランジス
タ上に設けた眉間絶縁膜１２上に、前記ソース・ドレイ
ン領域２，７やコンタクト層３゜８に接続する配線層１
３を形成している。
タ上に設けた眉間絶縁膜１２上に、前記ソース・ドレイ
ン領域２，７やコンタクト層３゜８に接続する配線層１
３を形成している。
更に、これらの上に設けた絶縁膜１４上に金属膜を形成
して広い面積の下側電極１５を形成し、更にこの上に誘
電体膜１６を形成しかつ上側電極１７を形成している。
して広い面積の下側電極１５を形成し、更にこの上に誘
電体膜１６を形成しかつ上側電極１７を形成している。
この構成では、下側電極１５．誘電体膜１６及び上側電
極１７でコンデンサＣＩを構成する。上側電極１７は外
部電極接続のためのポンディングパッド部を除いた半導
体チップの全面に形成可能であるため、容量の大きなコ
ンデンサＣＩを形成でき、これをバイパスコンデンサと
して構成することができる。この結果、第４図に示すよ
うに、バイパスコンデンサＣ２を半導体チップＩＣ内に
一体に構成した回路構成となり、電源ノイズを除去する
ために外付はコンデンサを接続する必要はなく、部品点
数を低減しかつ実装密度が向上できる。
極１７でコンデンサＣＩを構成する。上側電極１７は外
部電極接続のためのポンディングパッド部を除いた半導
体チップの全面に形成可能であるため、容量の大きなコ
ンデンサＣＩを形成でき、これをバイパスコンデンサと
して構成することができる。この結果、第４図に示すよ
うに、バイパスコンデンサＣ２を半導体チップＩＣ内に
一体に構成した回路構成となり、電源ノイズを除去する
ために外付はコンデンサを接続する必要はなく、部品点
数を低減しかつ実装密度が向上できる。
例えば、３ＩＩＩｌｌ×４１１１Ｉｌｌの半導体チップ
ーヒに２０００人のシリコン窒化膜を誘電体膜１６とし
０．５μｍのアルミニウム膜を上下の電極１５．１７と
してコンデンサを構成した場合、約２５００ｐＦの容量
を得ることができる。
ーヒに２０００人のシリコン窒化膜を誘電体膜１６とし
０．５μｍのアルミニウム膜を上下の電極１５．１７と
してコンデンサを構成した場合、約２５００ｐＦの容量
を得ることができる。
（第２実施例）
第２ｊよ本発明の第２実施例の断面図であり、第１図と
同一部分には同一符号を付しである。
同一部分には同一符号を付しである。
ここでは、素子間分離をトレンチ（溝）構造で行う半導
体装置に適用しており、そのトレンチの一部を利用して
コンデンサを構成している。即ち、素子間分離のための
トレンチ１８は内面にシリコン酸化膜等の絶縁膜１９を
形成し、かつこのトレンチ１８内に多結晶シリコン２０
を充填している。
体装置に適用しており、そのトレンチの一部を利用して
コンデンサを構成している。即ち、素子間分離のための
トレンチ１８は内面にシリコン酸化膜等の絶縁膜１９を
形成し、かつこのトレンチ１８内に多結晶シリコン２０
を充填している。
これにより、半導体基板１．多結晶シリコン２０を電極
とし、絶縁膜１９を誘電体膜としたコンデンサＣｔを構
成している。
とし、絶縁膜１９を誘電体膜としたコンデンサＣｔを構
成している。
この実施例では、第１実施例に比較すると、バイパスコ
ンデンサを構成するためには多少の専用面積が必要とさ
れるが、その面積の殆どは深さ方向であるため、面積の
増大は最小に抑えることができ、半導体チップの集積度
を低下させることはない。
ンデンサを構成するためには多少の専用面積が必要とさ
れるが、その面積の殆どは深さ方向であるため、面積の
増大は最小に抑えることができ、半導体チップの集積度
を低下させることはない。
（第３実施例）
第３図は本発明の第３実施例の断面図である。
ここでも、第１図と同一部分には同一符号を付しである
。
。
この実施例ではＰチャネル及びＮチャネルの各ＭＯ３）
ランジスタＰＭＯ３，ＮＭＯ３のゲート絶縁膜４，９及
びゲート電極５，１０の形成と同時に、薄い絶縁膜２１
と多結晶シリュン電極２２を形成しており、この多結晶
シリコン電極２２と半導体基板１を電極とし、絶縁膜２
１を誘電体膜とするコンデンサＣ１を構成している。
ランジスタＰＭＯ３，ＮＭＯ３のゲート絶縁膜４，９及
びゲート電極５，１０の形成と同時に、薄い絶縁膜２１
と多結晶シリュン電極２２を形成しており、この多結晶
シリコン電極２２と半導体基板１を電極とし、絶縁膜２
１を誘電体膜とするコンデンサＣ１を構成している。
この構成では、従来の半導体装置の製造プロセスを変更
することなくバイパスコンデンサが構成できる。但し、
この場合には、前記第１．第２実施例に比較してバイパ
スコンデンサの占有面積が増大し、半導体チップの集積
度は多少低下されることになる。
することなくバイパスコンデンサが構成できる。但し、
この場合には、前記第１．第２実施例に比較してバイパ
スコンデンサの占有面積が増大し、半導体チップの集積
度は多少低下されることになる。
なお、前記各実施例はＭＯＳ）ランジスクを形成した半
導体集積回路に本発明を適用した例を示したが、バイポ
ーラトランジスタを形成した半導体集積回路においても
同様に適用することができる。
導体集積回路に本発明を適用した例を示したが、バイポ
ーラトランジスタを形成した半導体集積回路においても
同様に適用することができる。
以上説明したように本発明は、半導体基板に導電層、誘
電体膜及び導電層を積層状態に形成してコンデンサを構
成し、このコンデンサを電源ノイズのバイパス用コンデ
ンサとして内部回路に電気接続しているので、バイパス
コンデンサを外付けすることなく電源ノイズの除去が実
現でき、部品点数を低減し、かつ実装密度を同上するこ
とができる。また、半導体装置の製造に際して、特性検
査時に測定系の電源変動により良品を不良判定し良品率
が低下することがあるが、本発明によれば特性検査を適
正に実現でき、良品率の低下が防止できる。
電体膜及び導電層を積層状態に形成してコンデンサを構
成し、このコンデンサを電源ノイズのバイパス用コンデ
ンサとして内部回路に電気接続しているので、バイパス
コンデンサを外付けすることなく電源ノイズの除去が実
現でき、部品点数を低減し、かつ実装密度を同上するこ
とができる。また、半導体装置の製造に際して、特性検
査時に測定系の電源変動により良品を不良判定し良品率
が低下することがあるが、本発明によれば特性検査を適
正に実現でき、良品率の低下が防止できる。
第１図は本発明の第１実施例の縦断面図、第２図は本発
明の第２実施例の縦断面図、第３図は本発明の第３実施
例の断面図、第４図は従来の半導体装置の縦断面図、第
５図は本発明におけるバイパスコンデンサの接続状態を
模式的に示す回路図、第６図は従来におけるバイパスコ
ンデンサの接続状態を模式的に示す回路図である。 ｌ・・・Ｎ型半導体基板、２・・・Ｐ型ソース・ドレイ
ン領域、３・・・Ｎ型コンタクト層、４・・・ゲート絶
縁膜、５・・・ゲート電極、６・・・Ｐウェル、７・・
・Ｎ型ソース・ドレイン領域、８・・・Ｐ型コンタクト
層、９・・・ゲート絶縁膜、１０・・・ゲート電極、１
１・・・素子間分離絶縁膜、１２・・・層間絶縁膜、１
３・・・配線層、。 １４・・・絶縁膜、１５ １７・・・上側電極、１ ２０・・・多結晶シリコ 結晶シリコン電極、 イパスコンデンサ、 ・・・下側電極、１６・・・誘電体膜、８・・・トレン
チ、１９・・・絶縁膜、ン、２Ｉ・・・絶縁膜、２２・
・・多 Ｃ，，Ｃ，，Ｃ！、Ｃ，・・・バ ＩＣ・・・集積回路チップ。 第５図
明の第２実施例の縦断面図、第３図は本発明の第３実施
例の断面図、第４図は従来の半導体装置の縦断面図、第
５図は本発明におけるバイパスコンデンサの接続状態を
模式的に示す回路図、第６図は従来におけるバイパスコ
ンデンサの接続状態を模式的に示す回路図である。 ｌ・・・Ｎ型半導体基板、２・・・Ｐ型ソース・ドレイ
ン領域、３・・・Ｎ型コンタクト層、４・・・ゲート絶
縁膜、５・・・ゲート電極、６・・・Ｐウェル、７・・
・Ｎ型ソース・ドレイン領域、８・・・Ｐ型コンタクト
層、９・・・ゲート絶縁膜、１０・・・ゲート電極、１
１・・・素子間分離絶縁膜、１２・・・層間絶縁膜、１
３・・・配線層、。 １４・・・絶縁膜、１５ １７・・・上側電極、１ ２０・・・多結晶シリコ 結晶シリコン電極、 イパスコンデンサ、 ・・・下側電極、１６・・・誘電体膜、８・・・トレン
チ、１９・・・絶縁膜、ン、２Ｉ・・・絶縁膜、２２・
・・多 Ｃ，，Ｃ，，Ｃ！、Ｃ，・・・バ ＩＣ・・・集積回路チップ。 第５図
Claims (1)
- １、各種素子を形成した半導体基板に、導電層、誘電体
膜及び導電層を積層状態に形成してコンデンサを構成し
、このコンデンサを電源ノイズのバイパス用コンデンサ
として前記各種素子と電気的に接続したことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1037506A JPH02216862A (ja) | 1989-02-17 | 1989-02-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1037506A JPH02216862A (ja) | 1989-02-17 | 1989-02-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02216862A true JPH02216862A (ja) | 1990-08-29 |
Family
ID=12499416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1037506A Pending JPH02216862A (ja) | 1989-02-17 | 1989-02-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02216862A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0794570A1 (en) * | 1996-03-06 | 1997-09-10 | STMicroelectronics S.r.l. | Integrated device with pads |
| US6657318B2 (en) | 2000-07-26 | 2003-12-02 | Denso Corporation | Semiconductor integrated circuit device and method for mounting circuit blocks in semiconductor integrated circuit device |
| US6677781B2 (en) | 2001-06-15 | 2004-01-13 | Denso Corporation | Semiconductor integrated circuit device |
| JP2010102808A (ja) * | 2008-10-27 | 2010-05-06 | Elpida Memory Inc | 半導体記憶装置 |
| KR101464710B1 (ko) * | 2005-06-30 | 2014-11-24 | 글로벌파운드리즈 인크. | 수직 디커플링 커패시터를 포함하는 반도체 디바이스 |
-
1989
- 1989-02-17 JP JP1037506A patent/JPH02216862A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0794570A1 (en) * | 1996-03-06 | 1997-09-10 | STMicroelectronics S.r.l. | Integrated device with pads |
| US5923076A (en) * | 1996-03-06 | 1999-07-13 | Sgs-Thomas Microelectronics S.R.L. | Integrated device with pads |
| US6657318B2 (en) | 2000-07-26 | 2003-12-02 | Denso Corporation | Semiconductor integrated circuit device and method for mounting circuit blocks in semiconductor integrated circuit device |
| US6677781B2 (en) | 2001-06-15 | 2004-01-13 | Denso Corporation | Semiconductor integrated circuit device |
| KR101464710B1 (ko) * | 2005-06-30 | 2014-11-24 | 글로벌파운드리즈 인크. | 수직 디커플링 커패시터를 포함하는 반도체 디바이스 |
| JP2010102808A (ja) * | 2008-10-27 | 2010-05-06 | Elpida Memory Inc | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6015729A (en) | Integrated chip multilayer decoupling capcitors | |
| KR100294962B1 (ko) | 모니터링패턴을갖는반도체메모리장치 | |
| JPS6244418B2 (ja) | ||
| US4929989A (en) | MOS type semiconductor device potential stabilizing circuit with series MOS capacitors | |
| JP3116916B2 (ja) | 回路装置、その製造方法 | |
| KR19980024712A (ko) | 반도체 집적 회로 | |
| US6448628B2 (en) | Chip decoupling capacitor | |
| JPH0799255A (ja) | 半導体集積回路装置 | |
| JPH02216862A (ja) | 半導体装置 | |
| US5708610A (en) | Semiconductor memory device and semiconductor device | |
| JPS6386465A (ja) | 基板にキャパシタを形成する方法 | |
| US5260594A (en) | Semiconductor device reducing internal noises and integrated circuit employing the same | |
| JP3792931B2 (ja) | 半導体装置およびそのテスト方法 | |
| JPH01194439A (ja) | 半導体装置の製造方法 | |
| JPH1098108A (ja) | 半導体装置 | |
| JP2780896B2 (ja) | 半導体集積回路の製造方法 | |
| JPH0410744B2 (ja) | ||
| JPH02209735A (ja) | 半導体装置 | |
| JPH07130951A (ja) | 半導体集積回路装置 | |
| JPH04107964A (ja) | 半導体集積回路装置 | |
| JP3441104B2 (ja) | 半導体装置 | |
| JPH10313095A (ja) | 半導体装置 | |
| KR940004255B1 (ko) | 반도체 집적회로장치 | |
| JPH0376250A (ja) | 半導体装置およびその製造方法 | |
| KR100324936B1 (ko) | 반도체장치의 패드 |