KR101464710B1 - 수직 디커플링 커패시터를 포함하는 반도체 디바이스 - Google Patents
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Abstract
디커플링 커패시터(240, 340, 440, 540)에 대한 수직 혹은 삼-차원 비-평면 구성이 제공되며, 이것은 높은 전하 캐리어 저장 능력의 커패시터들을 위한 요구된 다이 면적을 크게 감소시킨다. 디커플링 커패시터(240, 340, 440, 540)의 비-평면 구성은 또한 높은 임계적 게이트 패턴닝 프로세스 동안 강화된 패턴 균일성을 제공한다.
디커플링 커패시터, 전하 캐리어 저장 능력, 게이트 패턴닝 프로세스
Description
본 발명은 일반적으로 집적 회로 제조 분야에 관한 것으로, 특히 MOS 트랜지스터와 같은 전계 효과 트랜지스터 및 스위칭 노이즈(switching noise)를 감소시키기 위한 디커플링 커패시터(decoupling capacitors)를 포함하는 반도체 디바이스 형성에 관한 것이다.
현대 집적 회로에 있어서, 많은 수의 개별 회로 소자, 예를 들어, CMOS, NMOS, PMOS 소자 형태의 전계 효과 트랜지스터, 저항기, 커패시터 등이 단일 칩 영역에 형성된다. 전형적으로, 이러한 회로 소자들의 피처 크기는 매번 새로운 회로 세대가 도입됨에 따라, 속도 및/또는 전력 소모에 있어서 현재 가용한 집적 회로에 개선된 성능을 제공하기 위해, 꾸준히 감소하고 있다. 트랜지스터의 크기 감소는 CPU와 같은 복합 집적 회로의 디바이스 성능의 지속적 개선을 위해 중요한 요소이다. 일반적으로 크기 감소로 스위칭 속도는 증가하며, 그럼으로써 신호 처리 성능이 강화되고 또한 개별 트랜지스터의 동적 전력 소모가 강화된다. 즉, 스위칭 시간 주기의 감소로, 과다 전류가, CMOS 트랜지스터 소자를 로직 로우(logic low)에서 로직 하이(logic high)로 스위칭시, 크게 감소된다.
반면에, 깊은 서브-미크론 체제에서 트랜지스터 소자의 채널 길이와 같은 피처 크기의 감소로 개선된 스위칭 성능에 의해 얻어지는 장점을 부분적으로 상쇄시킬 수 있는 여러 문제가 일어난다. 예를 들어, 전계 효과 트랜지스터의 채널 길이를 감소시키기 위해서는 게이트 절연체 층의 두께를 감소시킬 필요가 있는데, 왜냐하면, 게이트 전극에 제어 전압 인가시 확립되는 전도성 채널의 형성을 적절하게 제어하도록 채널 영역에 대한 게이트 전극의 충분히 높은 용량성 커플링을 유지하기 위해서이다. 현재 0.1㎛ 혹은 심지어 그 이하의 채널 길이를 피처링하는 매우 정교한 디바이스에 대해, 실리콘 옥사이드 및 밑에 놓이는 채널 영역 간의 경계면의 우수하고 잘 알려진 특성을 위해 실리콘 다이옥사이드를 전형적으로 포함하는 게이트 절연 층의 두께는 약 1.5-3 nm 혹은 심지어 그 이하이다. 이러한 규모의 게이트 유전체에 대해, 판명된 것은, 전체적으로, 얇은 게이트 유전체를 통과하는 누설 전류는 과도 전류와 비교될 수 있는데, 왜냐하면 게이트 유전체 두께가 선형으로 감소됨에 따라 누설 전류가 기하급수적으로 상승하기 때문이다.
많은 트랜지스터 소자들에 추가하여, 복수의 수동 커패시터들이 전형적으로 디커플링 같은 여러 목적을 위해 사용되는 집적 회로에 형성된다. 집적 회로에서의 디커플링은 빠른 스위칭 트랜지스터의 스위칭 노이즈를 감소시키기 위해 중요한 것인데, 왜냐하면 디커플링 커패시터는 회로의 특정 포인트, 예를 들어, 빠른 스위칭 트랜지스터의 위치에서 에너지를 제공할 수 있고, 따라서 만약 그렇지 않다면 트랜지스터에 의해 나타내어지는 로직 상태에 부적절하게 영향을 미칠 수 있는 전압 변화를 감소시킬 수 있기 때문이다. 이러한 커패시터들은 일반적으로 활성 반도체 영 역 내에 그리고 활성 반도체 영역 상에 형성되기 때문에, 상당한 다이 면적이 디커플링 커패시터들에 의해 소비된다. 전형적으로, 이러한 커패시터들은 활성 반도체 영역 위에서 평평한 구성으로 형성되고, 이것은 제 1 커패시터 전극으로서 동작한다. 커패시터 유전체는 전계 효과 트랜지스터의 게이트 절연 층을 제조하는 프로세스 동안 형성되고, 여기서 게이트 물질은 일반적으로 제 2 커패시터 전극의 역할을 하도록 게이트 전극 구조와 함께 패턴닝 된다. 따라서, 다이 면적의 상당한 소비에 더하여, 높은 용량성 디커플링 소자들을 필요로 하는 디바이스에서 누설 전류가 증가할 수 있고, 그럼으로써 이것은 전체 정적 누설 소모에 상당히 공헌할 수 있고 따라서 집적 회로의 전체 전력 소모에 기여할 수 있다. 정교한 애플리케이션에 대해, 전력 소모 및/또는 열 관리 면에서, 많은 양의 정적 전력 소모는 수용될 수 없고, 따라서, 일반적으로 이른바 듀얼 게이트 옥사이드 프로세싱이 커패시터들의 유전체 층의 두께를 증가시키기 위해 사용될 수 있고, 그럼으로써 이러한 소자들의 누설 전류를 감소시킬 수 있다.
도 1a-1c를 참조하면, 적당한 누설 전류를 갖는 높은 용량성 디커플링 커패시터를 포함하는 반도체 디바이스를 형성하는 전형적인 종래의 프로세스 흐름이 이제 설명된다. 도 1a는 특정 제조 단계에서의 반도체 디바이스(100)의 단면도를 도식적으로 보여주고 있다. 반도체 디바이스(100)는 트랜지스터 소자를 수용하기 위한 제 1 반도체 영역(130)과 높은 커패시턴스의 디커플링 커패시터를 수용하기 위한 제 2 반도체 영역(120)을 포함하는, 기판(101), 예를 들어, 실리콘 기판을 포함한다. 따라서, 반도체 영역(120)은, 반도체 영역(130)과 달리, 디바이스(100)의 기능 블록의 상당한 일부를 차지할 수 있다. 제 1 반도체 영역(130)과 제 2 반도체 영역(120)은 각각의 분리 구조(102)에 의해 둘러싸인다. 제 1 반도체 영역(130)과 부분적으로 대응하는 분리 구조(102)는 포토레지스트로 구성될 수 있는 마스크 층(103)으로 덮힌다. 제 2 반도체 영역(120)은 105로 표시된 바와 같은 이온 주입에 의해 발생되는 심각한 격자 손상을 갖는 표면 부분(104)을 포함한다.
도 1a에 도시된 바와 같이 반도체 디바이스를 형성하기 위한 전형적인 흐름은 분리 구조(102)를 정의하기 위한 정교한 포토리소그래피 및 에칭 기술, 이후의 레지스트 마스크(103)를 패턴닝하기 위한 후속 포토리소그래피 단계를 포함한다. 이러한 프로세스 기술은 종래 기술에서 잘 알려져 있으므로, 그 세부적인 설명은 생략된다. 후속적으로, 이온 주입(105)이 실리콘, 아르곤, 크세논 등과 같은 임의의 적당한 이온들로 수행되며, 여기서 주입량(dose) 및 에너지가 선택되어 부분(104)에 심한 격자 손상을 생성하고, 그럼으로써 후속적으로 수행될 산화 프로세스 동안 부분(104)의 확산 형태를 크게 변경시킨다.
도 1b는 개선된 제조 단계에서의 반도체 구조(100)를 도식적으로 보여준다. 제 1 유전체 층(131)(실질적으로 이산화규소로 구성되고, 제 1 두께(132)를 가짐)이 제 1 반도체 영역(130) 상에 형성된다. 제 2 유전체 층(121)(제 2 두께(122)를 가지고, 제 1 유전체 층(131)과 동일한 물질로 구성됨)이 제 2 반도체 영역(120) 상에 형성된다. 제 1 유전체 층(131)과 제 2 유전체 층(121)은 고온 노(high temperature furnace)에서의 종래 산화 프로세스에 의해 형성되거나 혹은 고속 열 산화 프로세스에 의해 형성된다. 표면 부분(104)의 심한 격자 손상으로 인해, 이 표면 부분(104)에서의 산소 확산은, 실질적으로 불교란 결정도(undisturbed crystallinity)를 갖는 실리콘 부분과 비교하여, 예를 들어 제 1 반도체 영역(130)의 표면 영역에서와 같이, 크게 강화된다. 결론적으로, 제 2 반도체 영역(120) 내에서의 옥사이드 성장 및 제 2 반도체 영역(120) 상에서의 옥사이드 성장은 제 1 반도체 영역(130)의 성장률과 비교하여 증가하고, 따라서, 제 1 유전체 층(131)의 두께가 대략 1-5 nm인 경우, 제 1 두께(132)는 제 2 두께(122)와 대략 0.2-1.0 nm만큼 차이가 난다.
도 1c는 보다 개선된 제조 단계에서의 반도체 디바이스(100)를 도식적으로 보여주고, 여기서 디커플링 커패시터(140)가 제 2 반도체 영역(120) 내에 그리고 제 2 반도체 영역(120) 상에 형성되고 그리고 전계 효과 트랜지스터(150)가 제 1 반도체 영역(130) 내에 그리고 제 1 반도체 영역(130) 상에 형성된다. 트랜지스터 소자(150)는 예를 들어 높게 도핑된 폴리실리콘을 포함하는 게이트 전극(133) 및 금속 실리사이드 부분(135)을 포함한다. 더욱이, 측벽 스페이서들(134)이 게이트 전극(133)의 측벽에 인접되어 형성된다. 소스 및 드레인 영역(136)(각각은 금속 실리사이드 부분(135)을 포함함)이 제 1 반도체 영역(130) 내에 형성된다. 커패시터(140)는 게이트 전극(133)과 동일한 물질로 구성되고 제 2 유전체 층(121) 위에 형성되는 전도성 전극(123)을 포함한다. 전극(123)은 커패시터(140)의 제 1 전극을 나타낸다. 커패시터 전극(123)은 금속 실리사이드 부분(125)을 포함하고 측벽 스페이서 요소(124)에 의해 둘러싸인다.
트랜지스터 소자(150) 및 커패시터(140)를 형성하는 전형적인 프로세스 흐름 은 다음의 단계를 포함할 수 있다. 폴리실리콘 층이 도 1b에 도시된 바와 같이 디바이스 위에 증착될 수 있고 그리고 공지된 포토리소그래피 및 에칭 기술에 의해 패턴닝될 수 있어 공통 프로세스에서 커패시터 전극(123)과 게이트 전극(133)을 생성할 수 있다. 결과적으로, 드레인 및 소스 영역(136)이 이온 주입에 의해 형성되고, 여기서 단속적으로 측벽 스페이스들(134)과 측벽 스페이서들(124)이 형성되고, 그래서 측벽 스페이서들(134)이 주입 마스크로서 동작할 수 있어 드레인 및 소스 영역(136)의 도펀트 농도를 적당하게 형성할 수 있다. 이후, 금속 실리사이드 부분들(125 및 135)이, 내화 금속을 증착시키고 그리고 이 금속과 커패시터 전극(123)의 기저 폴리실리콘, 게이트 전극(133), 및 드레인 및 소스 영역(136)에서의 실리콘 사이의 화학 반응을 개시시킴으로써 형성될 수 있다.
도 1c로부터 명백한 바와 같이, 증가된 두께(122)를 가진 제 2 유전체 층(121)을 구비한 커패시터(140)는, 트랜지스터(150)의 요구된 동적 성능을 제공하기 위해 최적화된 제 2 두께(132)를 가진 상대적으로 얇은 제 1 유전체 층(131)에 의해 발생되는 대응하는 누설 전류 비율과 비교하여 감소된 누설 전류 비율을 보여준다. 커패시터(140)의 뛰어나게 개선된 누설 비율이 앞서 설명된 종래 방법으로 얻어질 수 있지만, 한 가지 결정적 단점은 제 2 유전체 층(121)의 증가된 두께로 인한 커패시터(140)의 단위 면적 당 커패시턴가 크게 감소된다는 것이다. 따라서, 강화된 디커플링 효과에 대해 요구되는 바와 같은 주어지고 요구되는 전하 저장 능력을 위해, 커패시터(140)에 대해 훨씬 더 커다란 면적이 필요하다. 종래 기술의 또 다른 단점은 제 1 유전체 층(131) 및 제 2 유전체 층(121)을 형성하기 위한 고 온 산화 프로세스를 요구한다는 것이며, 그래서 이 프로세스 방식은 극히 얇은 게이트 절연체 층들을 형성하기 위한 개선된 증착 방법과 같은 매우 얇은 게이트 절연체들을 형성하기 위한 대안적인 방법들과 호환될 수 없는 것이다. 더욱이, 앞서 설명된 이 프로세스 흐름은 매우 불균일한 패턴 밀도, 즉, 예를 들어 커패시터(140)를 나타내는 증가된 치수를 갖는 영역이 트랜지스터(150)와 같은 아주 작은 영역의 주변에 위치되며, 이것은 게이트 전극(133)과 같은 매우 임계적인 게이트 전극들을 형성하는 패턴닝 프로세스를 어렵게 할 수 있다.
앞서 설명된 것들의 관점에서 보면, 앞서 확인된 하나 또는 그 이상의 문제점들의 영향을 피하거나 혹은 적어도 감소시키면서, 커패시터를 형성할 수 있는 개선된 기술이 필요하다.
다음은 본 발명의 일부 실시형태들의 기본적 이해를 제공하기 위한 본 발명의 간략화된 개요를 제공한다. 이 개요는 본 발명의 실시가능한 예 모두를 말하고자 하는 개관이 아니다. 본 발명의 핵심 요소 또는 중요 요소들을 확인하려 하거나 혹은 본 발명의 범위를 한정하려는 것이 아니다. 이것의 목적은 단지 이후에 개시되는 상세한 설명에 대한 서두로서 간략화된 형태로 일부 개념을 제공하고자 하는 것이다.
일반적으로, 본 발명은 반도체 디바이스 및 대응하는 제조 방법에 관한 것이고, 여기서 칩 면적이 절약될 수 있으며, 따라서 다른 회로를 위해 사용될 수 있는데, 왜냐하면 디커플링 커패시터(decoupling capacitors)와 같은 높은 전하 캐리어 저장 능력(high charge carrier storage capability)의 커패시터가 삼-차원 혹은 수직 구성으로 형성되기 때문이다. 삼-차원 구성을 제공함으로써, 주어진 타겟 커패시턴스에 대한 귀중한 칩 영역의 "이-차원적 소비"가 감소될 수 있고, 또는 특정 다이 영역에서의 디커플링 커패시턴스는 추가적인 다이 면적을 요구함이 없이 크게 증가될 수 있다. 더욱이, CPU와 같은 로직 회로에 있어서 삼-차원 커패시터 구성을 제공함으로써 커패시터 설계에 있어서의 유연성이 강화되고, 여기서 디바이스별 요건 및 프로세스별 요건, 예를 들어, 개선된 패턴 밀도 균일성(pattern density uniformity) 등이 고려될 수 있다.
본 발명의 예시적 일 실시예에 따르면, 반도체 디바이스가 적어도 하나의 트랜지스터 소자와 비-평면 구성을 갖는 디커플링 커패시터를 포함하고, 여기서 상기 디커플링 커패시터는 상기 적어도 하나의 트랜지스터 소자에 연결된다.
본 발명의 또 다른 예시적 실시예에 따르면, 반도체 층 내에 혹은 반도체 층 상에 복수의 트랜지스터 소자들을 형성하는 것을 포함하는 방법이 제공되며, 여기서 상기 복수의 트랜지스터 소자들은 연산 유닛을 정의한다. 더욱이 이 방법은 상기 반도체 층 내에 리세스(recess)를 형성하는 것 그리고 이 리세스에 커패시터를 형성하는 것을 포함한다.
첨부되는 도면과 함께 다음의 설명을 참조함으로써 본 발명을 이해할 수 있으며, 도면에서 동일한 참조 번호는 동일한 구성요소를 나타낸다.
도 1a-1c는 종래 평면 구성에서의, 그럼으로써 상당한 양의 다이 면적을 필 용로 하는, 회로 및 디커플링 커패시터를 포함하는 종래 반도체 디바이스의 단면도를 도식적으로 나타낸 것이다.
도 2a 및 도 2c는 본 발명의 예시적 실시예에 따른 비-평면 구성의 회로 및 디커플링 커패시터를 포함하는 반도체 디바이스의 단면도를 도식적으로 나타낸 것이다.
도 2b는 도 2a의 디바이스의 평면도를 도식적으로 나타낸 것이다.
도 3a-3e는 본 발명의 예시적 실시예에 따른 다양한 제조 단계 동안의 회로 및 디커플링 커패시터를 포함하는 반도체 디바이스의 단면도를 도식적으로 나타낸 것이고, 여기서 디커플링 커패시터의 삼-차원 구성이 종래 게이트 패턴닝 프로세스(gate patterning process)와 실질적으로 호환되는 프로세스로 형성된다.
도 4a-4b는 각각 본 발명의 또 다른 예시적 실시예에 따른 공통 제조 프로세스에서 형성되는 디커플링 커패시터 및 트랜치 분리 구조(trench isolation structure)의 단면도 및 평면도이다.
도 5는 본 발명의 또 다른 예시적 실시예에 따른, SOI의 단면도를 도식적으로 나타낸 것으로, 여기서 디커플링 커패시터는 매립된 절연 층을 통해 연장한다.
본 발명의 다양한 변형 및 대안적 형태가 있을 수 있지만, 이러한 것의 특별한 실시예들은 도면에서 예시적으로 도시되며 본 명세서에서 상세히 설명된다. 그러나, 이해할 것으로, 본 명세서에서의 특별한 실시예들의 설명으로 본 발명이 개시되는 이 특별한 형태에 한정되는 것이 아니며, 반대로 본 발명은 첨부되는 특허청구범위에 의해 정의되는 본 발명의 사상 및 범위 내에 있는 모든 변형물, 등가 물, 및 대안물을 포괄한다.
본 발명의 예시적 실시예들이 아래에 설명된다. 명확하게 하기 위해, 실제 실시예들의 특징들이 본 명세서에서 모두 도시되지는 않았다. 당연히 이해되어야 하는 것으로, 임의의 이러한 실제 실시예의 개발에서 있어서, 시스템과 관련된 제약 및 비즈니스와 관련된 제약에 잘 부합하는 컴플라이언스(compliance)와 같은 개발자 마다의 목적을 달성하기 위해 수많은 구현에 따른 결정이 이루어져야만 하며, 이것은 실시예마다 다르다. 더욱이, 이해할 것으로, 이러한 개발 노력은 복잡하고 시간 소모적이지만, 그럼에도 불구하고 이 개시의 혜택을 가지는 본 발명의 기술분야에서 통상의 기술을 가진 자들이 해야만 하는 일상 과정이다.
본 발명이 이제 첨부되는 도면을 참조하여 설명된다. 다양한 구조와 시스템과 그리고 디바이스가 단지 설명 목적으로 도면에서 도식적으로 도시되어 있으며, 이것은 본 발명의 기술분야에서 숙련된 자들에게 잘 알려진 세부적 사항으로 본 발명을 모호하게 하지 않도록 하기 위한 것이다. 그럼에도 불구하고, 첨부되는 도면은 본 발명의 예시적 예들을 서술하고 설명하기 위해 포함된다. 본 명세서에서 사용되는 단어와 문구는 관련 기술분야에서 숙련된 기술을 가진 자들에 의해 이해되는 그러한 단어와 문구와 일치되는 의미를 가지는 것으로 이해되고 해석되어야만 한다. 본 발명의 기술분야에서 숙련된 기술을 가진 자들에게 이해되는 보통의 의미 및 통상의 의미와 다른 용어 혹은 문구의 어떠한 의미도, 즉 어떠한 정의도 본 명세서에서의 용어 또는 문구의 일관된 사용에서 암시되어 있지 않다. 특별한 의미, 즉 숙련된 기술자들에 의해 이해되는 바와 다른 의미를 가진 용어 또는 문구가 사용되는 경우에는, 그러한 특별한 정의는 이 용어 혹은 문구의 특별한 정의를 직접적으로 그리고 명확하게 제공하는 방법으로 명세서에서 명확하게 제공된다.
일반적으로, 본 발명은 높은 전하 캐리어 저장 능력의 삼-차원 혹은 수직 정렬된 커패시터를 형성하는 것을 고려하고 있으며, 특히 이 실시예들은 디커플링 커패시터를 나타내고 있으며, 이것은 CPU, ASIC, 혹은 많은 스위칭 동작을 포함하는 개선된 로직 회로를 포함하는 임의의 다른 회로와 같은 고성능 반도체 디바이스에서 스위칭 노이즈를 감소시키기 위해 요구되고 있다. 디커플링 커패시터의 삼-차원 또는 비-평면 구성은 평면 구성의 종래 디 커플링 커패시터에 의해 점유되는 수평 면적을 크게 감소시킬 수 있고, 이것은 높은 스케일의 게이트 전극을 패턴닝 함에 있어 심각한 어려움을 수반할 수 있는데, 왜냐하면, 높은 비-균일 패턴 밀도가 다이 영역에 생성되고, 그럼으로써 또한 이러한 프로세스의 패턴-의존적 동작으로 인해 임계적 에칭 및 포토리소그래피 프로세스의 균일성에 영향을 미칠 수 있기 때문이다.
첨부되는 도면을 참조하면, 본 발명의 더 세부적인 실시예들이 이제 상세히 설명된다. 도 2a는 개선된 제조 단계에서의 반도체 디바이스(200)의 도식적 단면도이다. 반도체 디바이스(200)는 기판(201)을 포함하며, 이것은 실리콘 벌크 기판, 실리콘-온-절연체(Silicon-On-Insulator, SOI) 기판, 혹은 실질적으로 결정성 반도체 층(210)을 형성하기에 적합한 임의의 다른 반도체성 혹은 절연 캐리어 물질과 같은 임의의 적당한 기판의 형태로 제공될 수 있다. CPU, ASIC, 및 복합적 로직 회 로를 포함하는 임의의 다른 디바이스와 같은 대다수의 복합 로직 회로가 현재 실리콘 기반으로 제조되고 있기 때문에, 반도체 층(210)은 실리콘 층 혹은 실리콘-기반 층을 나타낼 수 있으며, 이것은 게르마늄, 탄소 등과 같은 다른 물질을 포함할 수 있다. 전형적으로, 반도체 층(210)은 적당한 도펀트 농도를 포함하고, 이것은 수직 방향 및 측면 방향에서 국부적으로 변할 수 있다.
반도체 디바이스(200)는 또한 복수의 트랜지스터 소자(250)를 포함하는 제 1 다이 영역(230)을 또한 포함할 수 있으며, 이것은 CPU 등과 같은 연산 유닛을 형성할 수 있다. 디바이스(200)는 또한 제 2 다이 영역(220)을 포함할 수 있으며, 이것은 높은 전하 캐리어 저장 능력을 갖는 커패시터(240)를 포함한다. 하나의 특별한 실시예에서, 커패시터(240)는, 빠른 스위칭 로직 회로를 포함하는 개선된 반도체 디바이스에서 전형적으로 요구되는 바와 같은, 디커플링 커패시터를 나타낸다. 하나의 예시적 실시예에서, 커패시터(240)는 개별 커패시터들로서 구성될 수 있는 복수의 커패시터 소자들(240a, 240b, 240c, 24Od)을 나타낼 수 있고, 반면에, 다른 실시예들에서, 커패시터(240)는 커패시터(240)를 공통적으로 형성하는 커패시터 소자들로서 소자들(240a, 240b, 240c, 24Od)을 포함할 수 있다. 커패시터(240), 즉 도시된 실시예에서, 개별 소자들(240a, 240b, 240c, 24Od)은 제 1 혹은 안쪽 전극(241)을 포함하고, 이것은 도핑된 폴리실리콘, 금속 실리사이드, 금속 등과 같은 임의의 적당한 전도성 물질로 형성될 수 있다.
더욱이, 각각의 유전체 층(242)이 제공되며, 이것은 전기적으로 그리고 물리적으로 제1 혹은 안쪽 전극(241)을 제2 혹은 바깥쪽 전극(243)으로부터 분리시키고, 여기서, 일부 실시예들에서, 바깥쪽 전극(243)은 유전체 층(242)을 둘러싸는 반도체 층(210)의 물질로 나타내질 수 있다. 다른 실시예들에서, 바깥쪽 전극(243)은 층(210)의 반도체 물질과 비교하여 강화된 전도성의 물질로 형성될 수 있고, 여기서 강화된 전도성은 증가된 도펀트 농도 및/또는 적당한 물질 등에 의해 제공될 수 있다. 예를 들어, 바깥쪽 전극(243)은 높게 도핑된 폴리실리콘, 금속 실리사이드, 금속 등으로 구성될 수 있다. 커패시터(240)의 전체 전극 표면 면적에 더하여, 얻어지는 커패시턴스를 크게 결정하는 유전체 층(242)은 적당한 비유전율 및 두께를 가질 수 있고 그래서 결과적으로 전체 커패시터 면적과 함께 요구된 타겟 커패시턴스를 얻을 수 있다. 예를 들어, 하이-k 물질이 가능하게는 실리콘 다이옥사이드(silicon dioxide), 실리콘 옥시나이트라이드(silicon oxynitride), 실리콘 나이트라이드(silicon nitride), 등과 같은 다른 표준 물질과 함께 사용될 수 있으며, 그래서 안쪽 전극(241)과 바깥쪽 전극(243) 사이에 높은 용량성 커플링을 얻을 수 있고 반면에 그럼에도 불구하고 층(242)의 적당하게 높은 두께를 제공할 수 있으며, 그럼으로써 커패시터(240)의 정적 누설 전류를 감소시킬 수 있다. 예를 들어, 지르코늄 옥사이드(zirconium oxide), 지르코늄 실리케이트(zirconium silicate), 하프늄 옥사이드(hafnium oxide), 하프늄 실리케이트(hafimim silicate) 및 이들의 결합과 같은 하이-k 물질이 사용될 수 있고, 여기서, 일부 실시예에서, 하나 또는 그 이상의 이러한 하이-k 물질은 실리콘 나이트라이드, 실리콘 다이옥사이드 등과 같은 다른 잘 입증된 유전체 물질로 경계가 이루어지거나 혹은 둘러싸일 수 있다.
도 2b는 디바이스(200)의 평면도를 도식적으로 나타내고 그리고 다이 영역(220) 내에서 커패시터(240)에 의해 점유된 주어진 영역에 대해서 얻어질 수 있는 커패시턴스의 큰 증가를 도시적으로 나타내고 있다. 명백한 것으로서, 커패시터(240)는 점선으로 표시되는 영역을 점유한다. 동일한 다이 면적을 점유하고 잇는 평면 구성의 디커플링 커패시터를 가지고 있는 종래 디바이스에서는 커패시턴스가 감소되고, 이것은 또한 도 1c에서의 커패시터(140)를 참조하여 설명되고 보여지는 바와 같이, 상부 전극 및 하부 전극을 분리하는 물질에 의해 크게 결정될 수도 있다. 본 발명에 따르면, 유전체 층(242) 대한 주어진 물질 그리고 이것의 주어진 두께에 대해, 이것은 편의를 위해 도 1c에서의 게이트 유전체(121)의 물질과 동일한 것으로 가정하면, 비평면적 구성으로 인해 크게 넓어진 커패시터 면적이 이용가능하게 되고, 그래서 결과적으로 커패시턴스가 매우 커진다. 유전체 층(242)의 두께 및 그 물질 조성을 변경시킴으로써, 종래 평면 구성과 비교하여 크게 증가된 커패시턴스 및/또는 크게 감소된 누설 전류를 얻을 수 있다. 반면에, 커패시터(240)의 주어진 타겟 커패시턴스에 대해, 다이 영역(220)에서 소비된 면적은 크게 감소될 수 있어, 더 많은 바닥 공간이 디바이스(200)의 다른 컴포넌트들에 대해 이용가능하게 된다.
도 2a 또는 도 2b에 도시된 디바이스(200)를 형성하기 위한 전형적인 프로세스는 다음의 프로세스를 포함할 수 있다. 일 실시예에 따르면, 복수의 트랜지스터 소자(250)의 게이트 전극 구조(251)를 적어도 먼저 형성하고 후속적으로 커패시터(240)를 형성함으로써, 커패시터(240)를 형성함에 있어 높은 유연성을 얻을 수 있다. 이러한 프로세스에서, 게이트 전극(251)은 디바이스 요건을 충족시키도록 요구된 두께 및 물질 조성을 가진 게이트 절연 층을 형성하기 위한 개선된 산화 및/또는 증착 방법을 포함하는 잘-확립된 프로세스에 따라 형성될 수 있다. 이후, 도핑된 폴리실리콘과 같은, 게이트 전극 물질의 층이 잘 확립된 저압 화학적 기상 증착(Chemical Vapor Deposition, CVD) 기술에 의해 증착될 수 있다. 이후에, 게이트 전극 물질의 층은 개선된 포토리소그래피 및 에칭 기술에 의해 패터닝될 수 있고, 여기서 다이 영역(220)은 에칭 분위기에 노출될 수 있으며, 그럼으로써 다이 영역(220) 위의 게이트 전극 물질을 실질적으로 완전히 제거할 수 있다. 이전에 설명된 바와 같이, 게이트 전극(251)을 형성하기 위한 개선된 패턴닝 프로세스는 마이크로-로딩 효과(micro-loading effect) 등으로 인해 패턴 밀도에 민감할 수 있고, 그래서 에칭 및 패턴닝 균일도는 형성되어야 하는 커패시터(240)가 점유하는 표면 면적의 크기에 따라 달라질 수 있다. 따라서, 소정의 요구된 디커플링 커패시턴스에 대해, 종래 평면 구성과 비교하여 요구된 바닥 공간은 크게 감소되고, 따라서 패턴 밀도에서의 비-균일도가 종래 디바이스(도 1c 참조)와 비교하여 크게 감소되고, 그럼으로써 또한 게이트 전극(251)을 형성하기 위한 패턴닝 프로세스의 전체 균일도를 개선시킨다.
게이트 전극(251)의 형성 이후에, 일 실시예에 따르면, 트랜지스터 형성 프로세스는 잘 확립된 프로세스 방식에 따라 이온 주입을 사용하여 드레인 영역과 소스 영역을 각각 형성함으로써 계속될 수 있고, 여기서 단속적으로 측벽 스페이서들이 형성되어 개별 트랜지스터(250)에 대한 측면 도펀트 프로파일을 적당하게 조절한다. 다른 실시예에서, 트랜지스터(250)를 형성하기 위한 프로세스는 게이트 전극(251)의 형성 이후에 정지될 수 있고 그리고 프로세스 흐름은 커패시터(240)를 형성함으로써 계속될 수 있다. 트랜지스터 형성 프로세스가 게이트 전극(251)의 완성 이후에 계속 되든지 혹은 계속되지 않든 지에 상관없이, 다이 영역(230)을 실질적으로 완전히 덮는 반면에 커패시터(240), 즉, 개별 커패시터 소자(240a, 240b, 240c, 24Od) 각각에 대한 요구된 패턴을 제공하는 적당한 레지스트 마스크가 형성될 수 있다. 이 레지스트 마스크에 기초하여, 이방성 에칭 프로세스가 수행되어 반도체 층(210) 내에 예를 들어 트랜치 형태의 대응하는 리세스를 형성한다. 이를 위해, 트랜치 분리 구조의 형성으로부터 알려진 것들과 유사한 프로세스 방법이 사용될 수 있다. 각각의 리세스 혹은 트랜치의 형성 이후에, 레지스트 마스크는 제거될 수 있고 이후 후속적으로 바깥쪽 전극(243)이, 예를 들어 높게 도핑된 폴리실리콘 등과 같은 적당한 물질을 컨포멀하게(conformally) 증착시킴으로써, 형성될 수 있다. 다른 실시예들에서, 둘러싸고 있는 층(210)의 반도체 물질은 다른 조작 및 프로세스 없이 바깥쪽 전극(243)으로서 동작할 수 있다. 프로세스 전략에 따라, 다른 실시예들에서는, 바깥쪽 전극(243)은 금속을 포함하도록 형성될 수 있다. 예를 들어, 만약 트랜지스터 소자(250)의 형성이 실질적으로 완료되거나 임의의 단계(이 단계에서는 더 이상의 고온 프로세스가 필요 없음)로 진행된다면, 텅스텐, 코발트, 니켈, 티타늄 등과 같은 금속이 잘 확립된 물리적 혹은 화학적 기상 증착 기술에 의해 증착될 수 있고, 그 다음에 여기서 이러한 금속 그 자체 혹은 그 화합물은 밑에 놓인 반도체 물질과 함께 바깥쪽 전극(243)의 역할을 할 수 있다. 예를 들어, 층(210)이 실질적으로 실리콘으로 구성되어 있을 때, 대응하는 금속 실리사이드는 종래 트랜지스터 소자의 드레인 영역 및 소스 영역 그리고 게이트 전극에서의 금속 실리사이드 영역의 형성으로부터 잘 알려진 바와 같은 프로세스 전략에 따라 형성될 수 있다.
예시적 일 실시예에서, 바깥쪽 전극(243) 및 트랜지스터(250)에서의 대응하는 금속 실리사이드 영역이 공통 프로세스에서 형성될 수 있고, 그럼으로써 프로세스 복잡도가 크게 감소된다. 이후, 유전체 층(242)이 이전의 프로세스 흐름에 따라, 증착 및/또는 산화에 의해 형성될 수 있다. 즉, 만약 바깥쪽 전극(243)이 층(210)의 반도체 물질 또는 임의의 다른 산화가능한 물질로 형성될 수 있는 경우, 산화 온도가 트랜지스터 소자(250)의 제조 단계와 호환가능하다면, 유전체 층(242)은 산화에 의해 형성될 수 있다. 다른 경우에, 적당한 유전체 물질이 잘 확립된 물리적 혹은 화학적 기상 증착 기술에 의해 증착될 수 있다. 예를 들어, 실리콘 다이옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 등이 잘 알려진 방법에 기초하여 플라즈마 강화 CVD 기술에 의해 증착될 수 있다. 증착 동안, 유전체 층(242)의 두께는 디바이스 요건에 따라 제어될 수 있어 커패시터(240)에 대한 요구된 높은 커패시턴스를 얻을 수 있다. 이해할 것으로, 유전체 층(242)의 형성은 게이트 전극(251)의 각각의 게이트 절연 층을 형성하기 위한 프로세스부터 실질적으로 분리되고, 그래서 임의의 요구된 두께 및 물질 조성이 유전체 층(242)에 대해 선택될 수 있다.
예시적 일 실시예에서, 유전체 층(242)의 증착은 안쪽 전극(241)에 대해 사용되는 물질에 관해 높은 에칭 선택도를 보여주는 에칭 정지 층의 증착을 포함할 수 있으며, 그래서, 전극(241)에 대한 전극 물질의 채우기 동안 다이 영역(230) 상에 형성될 수 있는 임의의 과도한 물질이 후속의 선택적 에칭 프로세스에서 확실히 제거될 수 있다.
예시적 일 실시예에서, 안쪽 전극(241)은 높게 도핑된 폴리 실리콘을 증착함으로써 형성될 수 있고, 그럼으로써 실질적으로 대응하는 트랜치를 완전히 채울 수 있다. 이후, 과도한 물질이 선택적 실리콘 에칭에 의해 제거될 수 있고, 여기서 대응하는 에칭 정지 층은 다이 영역(230 및 220)으로부터의 과도한 물질의 신뢰가능한 제거를 확고히 할 수 있으며, 반면에 안쪽 전극(241)의 임의의 초과 에칭이 수용가능하고 그리고 심지어 안쪽 전극(241)과 바깥쪽 전극(243) 사이의 전기 절연의 신뢰도를 개선할 수 있는데, 왜냐하면 안쪽 전극(241)의 어떤 리세싱이 생성될 수 있기 때문이다. 이후, 트랜지스터 소자(250)를 완성시키기 위한 후속 프로세싱이 계속될 수 있으며 그리고 다이 영역(230) 및 다이 영역(220)에서의 최종적으로 대응하는 콘택이 형성될 수 있으며, 여기서 잘 확립된 프로세스 방법이 대응하여 설계된 포토리소그래피 마스크와 함께 사용될 수 있어 개별 커패시터 소자들(240a, 240b, 240c, 24Od)과 복수의 트랜지스터 소자(250)로 나타내어지는 회로 간의 요구된 전기적 연결을 확립할 수 있다.
도 2c는 트랜지스터(250)에 의해 나타내어지는 로직 회로에 디커플링 커패시터(240)를 연결하는 와이어링 방법의 예시적 예를 도식적으로 나타내고 있다. 결과적으로, 디바이스(200)는 복수의 트랜지스터 콘택(254)을 포함할 수 있고, 이것은 유전체 층(208) 내에 형성되고 복수의 트랜지스터(250)의 대응하는 드레인 및 소스 영역 그리고 게이트 전극에 연결된다. 더욱이, 커패시터 콘택(244)이 유전체 층(208) 내부에 형성되고, 이것은 안쪽 전극(241)과 바깥쪽 전극(243) 각각에 전기적 접촉을 제공할 수 있다. 도시된 실시예에서, 단지 하나의 콘택(244)만이 바깥쪽 전극(243)에 연결되도록 도시되어 있으며, 이것은 개별 커패시터 소자(240a, 240b, 240c, 24Od) 모두와 접촉하고 있는 것으로 가정할 수 있다. 다른 실시예에서, 복수의 바깥쪽 전극(243)에 대한 각각의 커패시터 콘택이 제공될 수 있다. 바깥쪽 전극(243)에 연결된 커패시터 콘택(244)은 또한 금속 라인(219)에 연결될 수 있고, 이것은 또한 복수의 트랜지스터 소자(250)에 의해 나타내어지는 로직 회로에 전기적 접촉을 제공한다. 마찬가지로, 복수의 안쪽 전극(241)이, 각각의 콘택(244)을 통해, 하나 또는 그 이상의 금속 라인(209)에 연결될 수 있으며, 이것은 또한 커패시터(240)의 디커플링 기능에 대해 요구될 수 있는 바와 같이, 트랜지스터 소자(250)에 의해 나타내어지는 회로의 특정 부분에 전기적 접촉을 제공한다. 이해할 것으로, 도 2c에 도시된 와이어링 방법은 단지 예시적인 것이고, 커패시터(240)를 트랜지스터 소자(250)에 의해 나타내어진 회로의 적당한 노드와 연결하는 임의의 다른 구조가 사용될 수 있다. 예를 들어, 두 개 혹은 그 이상의 개별 커패시터 소자들(240a, 240b, 240c, 24Od)이 트랜지스터 소자(250)의 회로 내의 서로 다른 노들과 연결될 수 있다.
앞서 언급된 바와 같이, 트랜지스터 콘택(254) 및 커패시터 콘택(244)은 잘 확립된 방법에 기초하여 형성될 수 있고 그리고 특정 실시예에 있어서는 공통 제조 프로세스에서 형성될 수 있다. 이러한 목적으로, 에칭 정지 층(미도시)이 다이 영 역(230 및 220) 위에 컨포멀하게 증착될 수 있고 이후 유전체 층(208)의 증착이 이루어지고, 이것은 다음으로 만약 균일도가 높은 표면이 요구되는 경우 연마될 수 있거나 혹은 그렇지 않으면 평탄화될 수 있다. 이후, 대응하는 개구가 층(208) 내에 형성될 수 있고, 이것은 다음으로 에칭 정지 층을 통해 에칭될 수 있어 각각의 반도체 영역에 콘택을 제공할 수 있다. 이후, 적당한 전도성 물질이 이 개구에 채워질 수 있어, 트랜지스터 콘택(254) 및 커패시터 콘택(244)을 형성할 수 있다. 이후, 금속 라인(219 및 209)이 반도체 디바이스의 금속화 층을 형성하기 위해 잘 확립된 기술에 따라 형성될 수 있다.
적당한 층간 유전체 물질 내에 매립되는 금속 라인(209 및 219)의 형성 동안, 이방성 에칭 기술이 플라즈마 분위기에 기초하여 전형적으로 수행되고, 이 동안 플라즈마로 인한 손상이 관측될 수 있다. 특히, 100 nm 및 이보다 훨씬 더 작은 최소 피처 크기를 갖는 크게 개선된 반도체 디바이스에 대해, 금속 라인(209 및 219)이 구리 혹은 구리 합금으로 구성될 수 있고, 그럼으로써 증착 및 에칭에 대한 구리의 특별한 특성으로 인해 특별한 전략이 필요하다. 예를 들어, 구리 기반의 금속화 층에 대해, 이른바 다마신 방법이 종종 사용되고 있으며, 여기서 층간 유전체 물질이 증착되고 패턴닝되어 비아 및 트랜치를 수용하며, 이것은 그 다음으로 후속적으로 구리 혹은 구리 합금으로 채워진다. 패턴닝 프로세스 동안, 플라즈마로 인한 웨이퍼 손상이 종종 관측되며, 특히 임계적 비아 에칭 프로세스 동안 관측된다. 이해할 것으로, 매우 큰 웨이퍼 아킹 및 웨이퍼 차징 효과에 대한 한 가지 이유는 밑에 놓인 층의 과도한 전도성 면적에 의해 일어나고, 이것은 플라즈마 보조 에칭 프로세스 동안 안테나 효과를 유도할 수 있다. 종래 평면 구성(도 1c 참조)과 비교하여 디커플링 커패시터(240)에 의해 점유된 수평 표면 면적의 큰 감소로 인해, 안테나 효과는 크게 감소하고 그럼으로써 웨이퍼 아킹 및 웨이퍼 차징과 같은 임의의 플라즈마로 인한 손상에 대한 위험이 감소한다.
도 2a를 다시 참조하면, 이해되어야 할 것으로, 도 2a에 도시된 바와 같은 반도체 디바이스(200)는, 다른 실시예에서는, 복수의 트랜지스터 소자(250)를 형성하기 이전에 커패시터(240)를 형성함으로써, 형성될 수 있다. 이럼으로써, 만약 커패시터(240)가 트랜지스터 소자(250)의 형성을 위해 요구될 수 있는 임의의 고온 프로세스와 호환가능하다면, 트랜지스터 소자(250)를 형성하는 프로세스로부터 커패시터(240)를 형성하기 위한 프로세스 흐름의 실질적인 분리가 얻어질 수 있다. 예시적 일 실시예에서, 커패시터(240)가 트랜치 분리 기술에 기초하여 형성될 수 있고, 그럼으로써 트랜지스터 소자(250)를 형성하는 다른 종래 프로세스 흐름과 호환가능한 형태로 커패시터(240)를 제공할 수 있다. 이를 위해, 임의의 트랜치 분리 구조의 형성 이전에 혹은 이후에, 만약 반도체 층(210)의 고유 전도도(inherent conductivity)가 부적합한 것으로 고려되는 경우, 커패시터(240)가 예를 들어 도핑된 폴리실리콘의 형태에서 바깥쪽 전극(243)을 형성하기 위해 이방성 트랜치 에칭 프로세스 및 후속 증착 프로세스를 포함하는 프로세스 흐름에 의해 형성될 수 있다. 이후, 유전체 층(242)은 실리콘 다이옥사이드, 실리콘 옥시나이트라이드, 혹은 실리콘 나이트라이드를 형성하기 위한 산화 및/또는 증착에 의해 형성될 수 있다. 이후, 안쪽 전극(243)은 폴리실리콘을 증착시킴으로써 그리고 대응하는 에칭 및 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 기술에 의해 임의의 과다 물질을 제거함으로써 형성될 수 있다. 이후, 제조 프로세스는 트랜지스터 소자(250)를 형성하기 위해 표준 방법을 사용하여 재개될 수 있다. 그 다음으로 후속 프로세싱이 도 2c에 도시된 바와 같이 디바이스(200)를 형성하기 위해 상기 설명된 바와 같이 계속 될 수 있다.
도 3a-3e를 참조하면, 본 발명의 다른 예시적 실시예가 이제 상세히 설명되며, 여기서 설명되고 관련된 프로세스 단계들 중 많은 것이 또한 앞서 설명된 실시예들에서 적용될 수 있거나 도 4a 및 도 4b뿐만 아니라 도 5를 참조하여 이후에 설명되는 실시예들에 적용될 수 있다. 앞서 설명된 실시예들에서, 비-평면 커패시터를 형성하기 위한 제조 프로세스가 임의의 트랜지스터 소자들의 형성 이전에 전체적으로 수행될 수 있거나 또는 전극 구조의 형성 이후에 수행될 수 있다. 도 3a-3e를 참조하면, 적어도 일부 프로세스 단계(이것은 또한 게이트 전극 구조의 형성을 위해서도 사용됨)를 사용함으로써 비-평면 디커플링 커패시터의 형성을 가능하게 하는 프로세스 전략이 설명된다.
도 3a에서, 반도체 디바이스(300)는 기판(301)을 포함하고 이 기판 상에는 반도체 층(310)이 형성된다. 더욱이, 트랜치 분리 구조(302)가 반도체 층(310)에 형성될 수 있다. 트랜치 분리(302)는 제 1 다이 영역(330)을 제 2 다이 영역(320)으로부터 분리시킬 수 있다. 더욱이, 예시적 일 실시예에서, 게이트 절연 층(352)의 제 1 부분(352a)이 반도체 층(310) 상에 형성될 수 있다. 이 실시예에서, 제 1 다이 영역(330)에 형성될 게이트 절연 층은 제 1 부분(352a)의 두께보다 더 큰 타겟 두께를 가진다. 다른 실시예에서, 제 1 부분(352a)은 제조의 이 단계에서 형성 되지 않을 수 있으며 그리고 수직 혹은 삼-차원 비-평면 디커플링 커패시터를 수용하기 위한 제 2 다이 영역(320)을 패턴닝하기 위한 프로세스 단계가 이 부분(352a) 없이 아래에서 설명되는 바와 같이 수행될 수 있다. 도 3a에 도시된 바와 같은 이 디바이스(300)는 정교한 포토리소그래피, 에칭, 증착 및 평탄화 기술을 포함하는 잘 확립된 트랜치 분리 기술에 따라 형성될 수 있다.
도 3b는 후속의 개선된 제조 단계에서의 반도체 디바이스(300)를 도시적으로 보여주고 있다. 디바이스(300)는 에칭 마스크(360)를 포함할 수 있고, 이것은 레지스트 마스크 혹은 임의의 적절한 하드 마스크의 형태로 제공될 수 있다. 에칭 마스크(360)는 복수의 개구(360a, 360b, 360c)를 포함한다. 대응하는 리세스 혹은 개구(345a, 345b, 345c)가 반도체 층(310)에 형성된다. 리세스(345a, 345b, 345c)가 예를 들어 도 2a 및 2b에 도시된 것과 같은 트랜치의 형태 혹은 임의의 다른 적절한 모양을 가질 수 있다. 리세스(345a, 345b, 345c)의 크기뿐만 아니라 이들의 개수가, 결합적으로, 형성될 커패시터 유전체의 층 두께 및 주어진 물질 조성에 대해 요구된 커패시턴스가 달성될 수 있도록, 선택된다. 트랜치들은 동일한 크기일 수 있거나 혹은 그 크기가 다를 수 있다.
에칭 마스크(360)가 잘 확립된 포토리소그래피 기술과 이후의 잘 확립된 이방성 에칭 기술에 의해 형성될 수 있어 리세스(345a, 345b, 345c)를 형성하고, 여기서 트랜치 분리 구조(302)의 형성을 위해 사용된 것들과 유사한 프로세스 방법이 사용될 수 있다. 즉, 게이트 절연 층의 제 1 부분(352a)이 반도체 층(310) 상에 제공되는지 혹은 제공되지 않는지에 따라, 제 2 다이 영역(320)의 게이트 절연 층(352)이 개방되고 그리고 후속적으로 반도체 물질이 높은 이방성 절차에서 에칭된다. 이후, 레지스트 마스크(360)가, 에칭 마스크(360)가 하드 마스크의 형태로 제공될 때, 공지된 습식 혹은 건식 레지스트 스트립 기술 또는 임의의 다른 선택적 에칭 프로세스에 의해 제거될 수 있다.
도 3c는 커패시터 리세스(345a, 345b, 345c) 내의 유전체 층(342)의 형성 동안의 반도체 디바이스(300)을 도시적으로 보여주고 있다. 361로 표시된, 이 프로세스 동안, 제 1 부분(352a)(도 3b 참조)의 두께는 게이트 절연 층(352)의 최종 두께를 얻기 위해 증가될 수 있다. 예를 들어, 프로세스(361)는, 디커플링 커패시터의 완성 이후의 제2 혹은 바깥쪽 전극으로 동작하는 343으로 표시된 외부 영역과 리세스(345a, 345b, 345c)의 내부 사이의 용량성 커플링을 조정하기 위해 특정 두께로 옥사이드를 성장시키기 위한 산화 프로세스를 나타낼 수 있다. 예를 들어, 유전체 층(342)은 디바이스 요건에 따라 대략 1 nm 내지 수 nm 두께를 갖는 적당히 얇은 층으로서 제공될 수 있다. 이해할 것으로, 제 1 부분(352a)의 두께가 유전체 층(342)의 형성 이후의 게이트 절연 층(352)의 타겟 두께를 획득하기 위해 적당한 방법으로 선택될 수 있다. 다른 실시예들에서, 제 1 부분(352a)이 리세스(345a, 345b, 345c)의 형성 이전에 형성되지 않을 때, 게이트 절연 층(352)과 유전체 층(342)이 단일의 공통 프로세스에서 형성될 수 있어 이러한 층들은 실질적으로 동일한 특성을 가질 수 있다.
도 3d는 제 1 다이 영역(330)과 제 2 다이 영역(320) 위에 형성된 게이트 전극 물질의 층(351)을 갖는 반도체 디바이스(300)를 도식적으로 나타내고 있다. 이 층(351)은 크게 개선된 CMOS 기술에서 빈번히 사용되는 바와 같은 도핑된 폴리실리콘으로 구성될 수 있다. 더욱이, 이 층(351)은 리세스(345a, 345b, 345c)의 존재로 인해 특정 형태를 보여줄 수 있으며, 이것은 층(351)의 물질로 실질적으로 완전히 채워진다. 결과적으로, 층(351)은 제 1 다이 영역(330)에 형성될 게이트 전극 구조에 대해 타겟 두께(351T)보다 더 큰 과다 두께로 증착될 수 있다. 이 층(351)은 잘 확립된 저압 CVD 기술에 의해 형성될 수 있다. 이후에, 이 층(351)의 형태는 CMP에 의해 평탄화될 수 있어 실질적으로 타겟 두께(351T)를 얻을 수 있다. 다음으로, 평탄화된 층(351)이 잘 확립된 포토리소그래피 및 에칭 기술에 의해 패턴닝 될 수 있어 제 1 다이 영역(330)에 게이트 전극 구조를 형성할 수 있다. 일부 예시적 실시예에서, 게이트 전극 구조를 위한 패턴닝 프로세스가 수정될 수 있어 리세스(345a, 345b, 345c) 위에 각각의 전극 구조를 또한 형성할 수 있고, 그럼으로써 게이트 전극 구조에 대한 패턴닝 프로세스 동안 최종 패턴 밀도의 균일도를 크게 증가시킬 수 있다. 더욱이, 대응하는 리세스(345a, 345b, 345c) 위의 전극의 패턴닝이, 개별 리세스(345a, 345b, 345c) 간의 요구된 전기적 연결이 요구된 전기적 구성에 따라 확립되는 방식으로, 수행될 수 있다.
도 3e는 앞서 설명된 프로세스 시퀀스 이후 및 임의의 이온 주입 프로세스 및 스페이서 형성 시퀀스 이후의 반도체 디바이스(300)를 도식적으로 보여주고 있다. 따라서, 이 디바이스(300)는 복수의 트랜지스터(350)를 포함하고, 편의적으로 단지 하나의 소자만이 도시되었다. 트랜지스터(350)는 연산 유닛, CPU 등과 같은 복합 로직 회로를 나타낼 수 있다. 더욱이, 개별 커패시터 소자(340a, 340b, 340c)를 포함할 수 있는 커패시터(340)가 제 2 다이 영역(320)에 형성된다. 커패시터 소자(340a, 340b, 340c)는 제1 혹은 안쪽 전극(341)을 가질 수 있으며, 이것은 일부 실시예에서 트랜지스터(350)의 게이트 전극(351)과 함께 공통적으로 패턴닝될 수 있다. 앞서 설명된 바와 같이, 상기 전극(341)이 국부적 상호연결의 형태로 파선(341a)으로 표시된 바와 같이 임의의 적당한 방법으로 전기적으로 연결될 수 있어 커패시터(340)의 요구된 전기적 구성을 제공할 수 있다.
결과적으로, 커패시터(340)는 잘 확립된 프로세스 기술에 의해 형성될 수 있고, 여기서 도 1a-1c를 참조하여 설명된 바와 같이 종래 프로세스 흐름과의 높은 호환도가 유지되며, 반면에 그럼에도 불구하고 디커플링 커패시터(340)의 비-평면 구성으로 인해 매우 좋은 장점을 제공한다. 더욱이, 게이트 전극(351)과 함께 공통 패턴닝 프로세스에서의 전극(341)의 패턴닝은 패턴 밀도의 균일도를 크게 증가시키고, 그럼으로써 임계적 포토리소그래피 및 에칭 기술 동안의 강화된 프로세스 제어에 크게 기여한다. 더욱이, 연결(341a)과 같은 국부적 상호연결 구조가 게이트 패턴닝 프로세스 동안 형성될 수 있고, 그럼으로써 매우 효율적인 방식으로 개별 커패시터 소자(340a, 340b, 340c)를 전기적으로 연결할 수 있다. 더욱이, 만약 바깥쪽 전극(343)의 전도도가 반도체 층(310)의 초기 도핑 농도에 근거하여 부적당한 것으로 고려된다면, 대응하는 이온 주입 프로세스가 유전체 층(342)의 수직 부분을 따라 도펀트 종을 위치시키기 위해 적절한 주입량 및 에너지로 수행될 수 있고, 반면에 제 1 다이 영역(330)은 대응하는 레지스트 마스크로 덮일 수 있다.
도 4a 및 도 4b를 참조하여, 다른 예시적 실시예가 이제 설명되며, 여기서 트랜치 분리 구조의 형성이 적당하게 변경되어 대응하는 디커플링 커패시터를 형성한다.
도 4a는 기판(401)을 포함하는 반도체 디바이스(400)의 단면도를 도식적으로 보여주며, 이 기판 상에 반도체 층(410)이 형성된다. 이 기판(401) 및 반도체 층(410)에 관하여, 기판(201) 및 층(210)에 관하여 앞서 설명된 바와 동일한 기준이 적용된다. 이 디바이스(400)는 반도체 층(410) 내에 삼-차원 디커플링 커패시터(440) 및 트랜치 분리 구조(402)를 포함한다. 이 실시예에서, 제 1 소자(440A) 및 제 2 소자(440B)를 포함하는 디커플링 커패시터(440) 및 트랜치 분리 구조(402)는 기본적으로 그리고 실질적으로 동일한 구성을 가질 수 있다. 결과적으로, 트랜치 분리 구조(402)가 또한 커패시터 소자로서 고려될 수 있다. 이 분리 구조(402) 및 커패시터 소자(440A, 440B) 각각은 분리 층(463)을 포함하고, 이것은 둘러싸고 있는 반도체 층(410)으로부터 각각의 소자들의 내부를 분리한다. 예를 들어, 분리 층(463)은 실리콘 다이옥사이드 및/또는 실리콘 나이트라이드 및/또는 실리콘 옥시나이트라이드 등으로 형성될 수 있다. 이러한 경우에, 분리 층(463)이 절연 물질로부터 형성되고 그래서 트랜치 분리 구조(402)의 분리 층(463)은 예를 들어 앞서 설명된 바와 같이 트랜치 분리 구조(302, 202 및 102)에 대해 요구된 바와 같은 요구된 절연 특성을 충족시킨다. 더욱이, 소자들(402, 440A, 440B)은 또한 제2 혹은 바깥쪽 전극(443), 유전체 층(442), 및 제1 혹은 안쪽 전극(441)을 포함한다. 안쪽 전극(441) 및 바깥쪽 전극(443)은 도핑된 폴리실리콘 등과 같은, 동일 물질로부터 형성될 수 있거나 서로 다른 물질로부터 형성될 수 있다. 유전체 층(442)은 임의의 적절한 물질, 예를 들어 앞서 설명된 바와 같이 실리콘 다이옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 혹은 임의의 하이-k 물질로 구성될 수 있다. 이해할 것으로, 유전체 층(442)은 복수의 물질 및/또는 서로 다른 층들로 구성될 수 있어 용량성 커플링 및 누설 전류에 관하여 요구된 특성을 제공할 수 있다. 이 디바이스(400)는 또한 게이트 절연 층(452) 및 게이트 전극(451)을 포함할 수 있다. 일부 예시적 실시예에서, 하나 또는 그 이상의 소자들(402, 440A, 440B)가 대응하는 "전극" 구조(451C, 451A, 451B)를 포함할 수 있고, 반면에 다른 실시예에서는 이러한 전극 구조의 일부 혹은 모두가 생략될 수 있다.
도 4b는 디바이스(400)의 평면도를 도식적으로 나타낸 것이며, 여기서 커패시터 소자(440A, 440B)의 예시적 구성이 도시되어 있다. 이해할 것으로, 복수의 실질적으로 정사각형 모양의 소자들(440A, 440B)을 포함하는 상기 구성은 단지 예시적인 것이며 다른 기하학적 구성 및 형태가 선택될 수 있다. 예를 들어, 실질적으로 직사각형 아웃라인이 커패시터 소자(440A, 440B)에 대해 선택될 수 있다. 더욱이, 도 4b로부터 명백한 바와 같이, 트랜치 분리 구조(402)가 게이트 전극(451)을 둘러싸고 따라서 게이트 전극(451)에 인접하여 트랜지스터가 형성되어야 하는 영역을 정의한다.
도 4a 및 도 4b에 도시된 바와 같은 디바이스(400)를 형성하기 위한 전형적인 프로세스 흐름은 다음의 프로세스를 포함할 수 있다. 먼저, 대응하는 트랜치가 종래 트랜치 분리 프로세스에서와 유사하게 형성될 수 있고, 여기서, 그러나, 일부 실시예에서는, 분리 트랜치의 치수는 분리 구조(402)의 요구된 구성을 따르도록 구성될 수 있다. 예를 들어, 트랜치 폭은 안쪽 전극(441)과 바깥쪽 전극(443) 그리고 유전체 층(442)뿐만 아니라 분리 층(463)을 수용하기 위해 상응하여 증가할 수 있다. 다른 실시예에서, 표준 분리 트랜치 치수는 대응하는 커패시터 소자를 수용하기에 적합할 수 있다. 더욱이, 소자들(440A 및 440B)에 대한 각각의 트랜치들 혹은 리세스들이 형성될 수 있으며, 여기서 이들의 치수는 반드시 분리 트랜치의 치수에 대응할 필요는 없다. 예를 들어, 트랜치 폭, 즉, 도 4a에서, 소자들(402, 440A, 440B)의 수평 연장은 설계 요건에 따라 서로 다를 수 있다. 개별 소자들(402, 440A, 440B)의 치수에 상관없이, 이러한 컴포넌트들은 트랜치 분리 구조를 형성하기 위해 잘 확립된 방식에 따라 공통 에칭 프로세스에서 형성될 수 있다. 이후에, 분리 층(463)이, 예를 들어, 제어되는 산화 프로세스를 수행함으로써 그리고/또는 실리콘 다이옥사이드, 실리콘 옥시나이트라이드, 실리콘 나이트라이드 등과 같은 임의의 적절한 절연 물질을 증착시킴으로써, 형성될 수 있다. 다음으로, 바깥쪽 전극(443)에 대한 물질이, 예를 들어, 트랜지스터 구조의 형성을 위해 요구될 수 있는 바와 같은 후속 고온 프로세스를 견디기에 적합한 임의의 다른 전도성 물질 혹은 높게 도핑된 폴리실리콘의 형태로, 컨포멀하게 증착된다. 다음으로, 유전체 층(442)인 산화 및/또는 증착에 의해 형성될 수 있고, 여기서, 앞서 설명된 바와 같이, 복수의 서로 다른 물질 또는 물질 층이 형성될 수 있어 요구된 특성을 얻을 수 있다. 다음으로, 높게 도핑된 폴리실리콘 등과 같은 안쪽 전극(441)에 대한 물질이 증착될 수 있고, 그럼으로써 각각의 트랜치 및 개구의 남아 있는 부피를 확실하게 채울 수 있다. 이어서, 임의의 과다 물질이 에칭 및/또는 CMP에 의해 종래 트랜치 분리 프로세스에서와 유사한 방식으로 제거될 수 있다. 이후에, 게이트 절연 층(452)이 매우 잘 제어되는 산화 및/또는 증착 프로세스를 포함하는 잘 확립된 방식에 근거하여 형성될 수 있다. 다음으로, 게이트 전극(451)이 폴리실리콘과 같은 게이트 전극 물질을 증착함으로써 형성될 수 있고, 이것은 다음으로 종래 방식에 근거하여 정교한 리소그래피 및 에칭 기술에 따라 패턴닝된다. 종래 기술과 반대로, 게이트 전극(451)을 패턴닝하기 위한 리소그래피 마스크가 또한 추가 "전극" 구조(451C, 451A, 또는 451B)를 위해 제공될 수 있으며, 이것은 다음으로 패턴닝 프로세스 동안 매우 균일한 패턴 밀도를 제공할 수 있다.
도 4b로부터 알 수 있는 바와 같이, 각각의 게이트 전극 구조(451A, 451B)가, 만약 제공된다면, 각각의 구조(451A, 451B)에 인접한 안쪽 전극(441)에 접촉하기 위해 충분한 공간이 이용가능하도록 형성될 수 있다. 이후의 프로세싱, 즉, 게이트 전극(451)에 근거하여 완전한 트랜지스터 구조를 형성하기 위한 프로세스가 앞서 설명된 것과 유사한 방식으로 계속될 수 있다. 트랜지스터 콘택의 형성 동안, 커패시터(440)에 대해 대응하는 콘택이 형성될 수 있고 그리고 요구된 전기적 구성이 도 2c를 참조하여 설명된 것과 유사한 방식으로 확립될 수 있다.
이해할 것으로 상기 설명된 실시예들은, 커패시터(440)를 형성하기 위한 형성 프로세스를 임의의 회로 소자의 제조 프로세스로부터 실질적으로 완전히 분리시킬 수 있는 가능성을 제공하며, 반면에 그럼에도 불구하고 종래 프로세스 흐름에 대한 높은 호환도가 유지된다. 더욱이, 일부 실시예들에서, 트랜치 분리 구조(402)는 디커플링 커패시터로서 효율적으로 사용될 수 있으며, 여기서 일부 실시예에서는, 대응하여 얻어진 커패시터 면적이 디커플링 목적에 대해 충분하며, 반면에 다른 실시예에서는 추가적인 커패시터 소자들(440A, 440B)이 제공된다. 또 다른 실시예에서, 트랜치 분리 구조(402)는 용량성 소자로서 동작하지 않도록 전기적으로 접촉되지 않을 수 있다. 이해할 것으로, 앞서 설명된 실시예들은 또한 SOI 기판에 적용가능하다. 도 2a-2c 및 3a-3e를 참조하여 설명되는 실시예들에 있어서도 이러한 것이 동일하게 유지된다. 그러나, SOI 기술에 기반을 둔 개선된 반도체 디바이스에서, 대응하는 반도체 층은 단지 매우 작은 두께, 예를 들어 수 십분의 1 nm를 보여줄 수 있고, 이것은 삼-차원 디커플링 커패시터 구성에 의해 얻어진 이용가능한 커패시터 면적을 과도하게 제약할 수 있다. 이 경우, 일부 실시예들에서, 커패시터는 SOI 기판의 매립된 절연 층을 넘어 연장하도록 형성될 수 있다.
도 5는 기판(501)을 포함하는 반도체 디바이스(500)의 단면도를 도식적으로 보여주는데, 이 기판 위에는 반도체 층(510)이 형성되고, 이것은 매립된 절연 층(503)에 의해 기판(501)으로부터 분리된다. 특별한 실시예에서, 기판(501)과 매립된 절연 층(503)과 그리고 반도체 층(510)의 구성은 SOI 기판을 나타낼 수 있다. 디바이스(500)는 또한 커패시터 소자(540A, 540B)를 포함하는 디커플링 커패시터(540)를 포함한다. 대응하는 소자(540A, 540B)는, 이 제조 단계에서, 반도체 층(510)과 매립된 절연 층(503)을 통해 기판(501)으로 연장하는 리세스를 나타낸다. 커패시터(540)의 구성에 따라, 리세스(540A, 540B)는 그 안쪽 표면 상에 분리 층(563)을 형성할 수 있고, 이때 커패시터(540)가 도 4a 및 도 4b를 참조로 앞서 설명된 것과 유사한 구성으로 형성된다. 다른 실시예들에서, 커패시터 소자(540A, 540B)가 도 2a-2c 및 3a-3e를 참조하여 설명된 것과 같은 구성에 따라 형성될 수 있고, 그래서 특히 만약 소자들(540A, 540B)이 적절한 분리 구조에 의해 둘러싸인 분리된 다이 영역 내에 제공된다면, 분리 층(563)은 생략될 수 있다. 이 경우에, 층(563)은 커패시터 소자(540A, 540B)의 바깥쪽 전극을 나타낼 수 있다.
이 디바이스(500)는 디바이스 및 프로세스 요건에 따라 다음의 방식으로 형성될 수 있다. 공인된 이방성 에칭 프로세스가 수행될 수 있어 반도체 층(510)을 통한 에칭이 이루어지고, 여기서 에칭 화학 작용이 매립된 절연 층(503)을 통한 효율적인 에칭을 위해 변경될 수 있다. 이후에, 트랜치 에칭 프로세스가 적절한 에칭 화학 작용에 근거하여 재개될 수 있어 기판(501)으로부터 물질을 제거할 수 있다. 예를 들어, 만약 반도체 층(510)이 실질적으로 실리콘으로 구성되어 있고 그리고 기판(501)이 결정성 실리콘 기판을 나타내고 있다면, 동일한 에칭 파라미터가 층(510)을 통해서 기판(501)으로의 에칭을 위해 사용될 수 있다. 요구된 깊이가 달성된 이후에, 에칭 프로세스는 중지될 수 있고, 그리고 후속 프로세싱은 프로세스 및 디바이스 요건에 따라 절연 층 혹은 바깥쪽 전극 층의 형태에서 층(563)을 형성함으로써 재개될 수 있다. 일부 실시예들에서, 실질적으로 동일한 프로세스 전략이 도 4a 및 도 4b를 참조하여 설명된 바와 같이 수행될 수 있고, 여기서 커패시터(540)의 소자들 중 하나 또는 그 이상이 구조(402)와 같은 트랜치 분리 구조로서 설계될 수 있다. 이해할 것으로, 대응하는 분리 구조를 기판(501)으로 연장시키는 것은 대응하는 트랜치 분리 구조의 기능에 실질적으로 부정적인 영향을 미치지 않는다. 다른 실시예들에서, 도 2a-2c 및 도 3a-3e를 참조하여 설명된 바와 같은 프로세스 전략이 수행될 수 있으며, 여기서, 개별적으로 형성된 트랜치 분리 구조는 종래 방식으로 얻어질 수 있으며, 반면에, 커패시터 소자(540A, 540B)는, 높은 커패시턴스를 제공하는 반면 최소 량의 칩 면적을 점유하기 위해, 기판(501)으로 연장하도록 형성될 수 있다. 디커플링 커패시터(540)를 완성하기 위한 후속 프로세싱은 앞서 설명된 바와 같이 수행될 수 있다.
결과적으로, 본 발명은 종래 평면적 구성과 비교하여 크게 감소된 다이 면적을 점유하는 디커플링 커패시터의 형성을 가능하게 하는 기술을 제공한다. 더욱이, 복잡한 로직 회로에 삼-차원 디커플링 커패시터를 형성함으로써, 반도체 디바이스 형성에서의 유연도가 매우 높아지는데, 왜냐하면, 많은 실시예들에서 커패시터 유전체의 형성은 대응하는 게이트 절연 층의 형성과 실질적으로 무관하기 때문이다. 즉, 커패시터 유전체의 두께 및/또는 물질 조성은, 일부 실시예들에서, 게이트 절연 층의 특성에 관한 것이라기보다는 오히려 강화된 커패시터 동작의 관점에서 선택될 수 있다. 다른 실시예들에서, 비-평면 디커플링 커패시터의 형성은 게이트 전극 구조 혹은 트랜치 절연 구조를 형성하기 위한 종래 프로세스 전략으로 통합될 수 있고, 그럼으로써 전체 프로세스 복잡도를 크게 감소시킬 수 있고 아울러 강화된 프로세스 균일도, 다이 면적 소비 등과 같은 많은 장점을 제공할 수 있다. 커패시터에 의해 소비되는 다이 면적의 감소로 인해, 임계적 게이트 패턴닝 프로세스 동안의 패턴 밀도의 비-균일도가 크게 감소될 수 있고, 그리고 일부 실시예들에서는 대응하는 전극 구조가 대응하는 커패시터 소자 위에 형성될 때 훨씬 더 감소될 수 있다. 추가적으로, 금속화 층의 형성 동안에서와 같은 전형적인 후단 프로세스에서 발생하는 웨이퍼 아킹 문제는 디커플링 커패시터에 의해 점유된 굉장히 작은 수평 다이 면적의 안테나 효과의 감소로 인해 크게 완화될 수 있다.
개시된 특별한 실시예들은 단지 예시적인 것인데, 왜냐하면 본 발명은 다르지만 등가적인 방법에서 변경될 수 있고 실시될 수 있고, 이것은 본 명세서의 설명의 혜택을 입을 수 있는 본 발명의 기술분야에서 숙련된 자들에게는 명백하기 때문이다. 예를 들어, 상기 설명된 프로세스 단계는 다른 순서로 수행될 수도 있다. 더욱이, 아래의 특허청구범위에서 설명된 바와 다른 어떠한 한정요인도 본 명세서에서 나타난 구성 혹은 설계의 세부적 사항에 대해 의도된 것이 아니다. 따라서, 명백한 것은, 앞서 개시된 특별한 실시예들은 변경될 수 있거나 수정될 수 있고, 그리고 이러한 모든 변경은 본 발명의 범위 및 사상 내에 있는 것으로 고려된다. 따라서, 본 명세서에서의 보호범위는 아래의 특허청구범위에서 설명되는 바와 같다.
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- 반도체 디바이스 제조 방법으로서,반도체 층에 리세스를 형성하는 단계와;상기 반도체 층 및 상기 리세스의 노출 표면에 절연 층의 제1 부분을 형성하는 단계와;상기 반도체 층 내부 및 상에 복수의 트랜지스터 소자들을 형성하는 단계 - 상기 복수의 트랜지스터 소자들은 로직 회로를 정의(define)하고, 상기 반도체 층 상에 형성된 상기 절연 층은 상기 복수의 트랜지스터 소자들의 게이트 유전 층을 정의한다 - 와;상기 리세스에 디커플링 커패시터를 형성하는 단계 - 상기 노출 표면에 형성된 상기 절연층의 제1 부분은 상기 디커플링 커패시터의 유전 층을 정의한다 - 와;상기 리세스를 채우도록 전도성 물질을 증착(deposition)하는 단계와;전도성 층을 형성하기 위해 상기 전도성 물질의 표면 토폴로지(surface topography)를 평탄화(planarization)하는 단계와;상기 복수의 트랜지스터 소자들의 게이트 전극을 정의함과 아울러 상기 디커플링 커패시터의 내부 전극을 위한 전극 부분을 정의하기 위해 상기 전도성 층을 공통의 패턴닝 공정으로 패턴닝하는 단계와; 그리고상기 디커플링 커패시터를 상기 로직 회로에 연결하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제7항에 있어서,상기 커패시터를 형성하는 단계는 상기 유전체 층 상에 전도성 물질을 증착하는 것을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
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- 제7항에 있어서.상기 절연 층을 형성하는 단계는 상기 반도체 층을 산화시키는 것을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제7항에 있어서.상기 절연 층을 형성하는 단계는 하나 이상의 유전체 물질을 증착하는 것을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제7항에 있어서,상기 반도체 층에 트렌치를 형성하고 그리고 적어도 하나의 절연 물질 층을 구성하는 물질로 상기 트렌치를 채우는 단계를 더 포함하며,상기 리세스 및 상기 트렌치는 공통 에칭 프로세스로 형성되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제7항에 있어서,상기 리세스를 형성하기 이전에, 상기 절연 층의 제2 부분을 형성하는 단계를 더 포함하며,상기 제1 부분 및 상기 제2 부분은 상기 게이트 유전체 층을 형성하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제7항에 있어서,상기 리세스를 형성하는 단계는 상기 반도체 층 및 상기 반도체 층을 기판으로부터 분리하는 매립 절연 층을 통해 에칭을 수행하는 것을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제7항에 있어서,상기 전도성 물질은 도핑 폴리실리콘(doped polysilicon)을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제7항에 있어서,상기 디커플링 커패시터는 상기 반도체 층에 형성된 복수의 리세스들에 형성된 복수의 커패시터 소자들을 포함하며, 상기 커패시터 소자들 각각은 상기 반도체 층의 표면 상에서 연장되는 전극 부분들을 구비하며,상기 커패시터 소자들의 상기 전극 부분들을 상호 연결하도록 상기 전도성 물질을 패턴닝하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
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2006
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