DE2319011C2 - Verfahren zum Prüfen eines Leiternetzes auf einem isolierenden Substrat und Anordnung zur Durchführung des Verfahrens - Google Patents
Verfahren zum Prüfen eines Leiternetzes auf einem isolierenden Substrat und Anordnung zur Durchführung des VerfahrensInfo
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- 238000012360 testing method Methods 0.000 title claims description 183
- 239000000758 substrate Substances 0.000 title claims description 63
- 239000004020 conductor Substances 0.000 title claims description 36
- 238000000034 method Methods 0.000 title claims description 28
- 239000000523 sample Substances 0.000 claims description 10
- 238000010998 test method Methods 0.000 claims description 4
- 238000005476 soldering Methods 0.000 claims description 3
- 229910000679 solder Inorganic materials 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 3
- 238000012550 audit Methods 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 238000011990 functional testing Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000013474 audit trail Methods 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 238000010079 rubber tapping Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000002604 ultrasonography Methods 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
Description
Die Erfindung betrifft ein Verfahren zum Prüfen eines die leitende Verbindung zwischen Chips mit integrierten
Schaltkreisen herstellenden Leiternetzes auf einem isolierenden Substrat, bei dem vor dem Befestigen der
Chips mit ihren Chipanschlüssen auf den die Chipfassung bildenden Substratanschlüssen das Leiternetz an
festgelegten Punkten kontaktiert wird, anschließend an mindestens einem der hergestellten Kontakte an das
Leiternetz Spannung angelegt wird und über andere der hergestellten Kontakte an festgelegten Punkten liegende
Spannungen abgefühlt werden und schließlich aufgrund von gemessenen Spannungsunterschieden
Kurzschlüsse und Unterbrechungen im Leiternetz lokalisiert werden und eine Anordnung zur Durchführung
des Verfahrens.
Eine Prüfung von Leiternetzen der genannten Art ist notwendig, weil einerseits ein Kurzschluß zwischen
zwei Leitern oder die Unterbrechung eines Leiters ein ganzes mit teueren Bauelemente:·, bestücktes elektroni-
sches Bauteil funktionsunfähig macht und andererseits
die Fabrikationsmethoden nicht so zuverlässig sind, daß solche Fehler von vornherein ausgeschlossen werden
können. Die Prüfung muß vor dem Auflöten der Chips durchgeführt werden, weil nach dem Bestücken mit
Chips ein Fehler im Leiternetz nur noch schwer lokalisiert werden kann.
Bisher war es üblich zur Überprüfung der Unversehrtheit
und Funktionsfähigkeit von Leiternetzen auf isolierenden Substraten, wie z. B. Moduls und Schaltkarten,
die Prüfkontakte, an denen die Messungen zur Feststellung von Kurzschlüssen und Unterbrechungen
im Leiternetz vorgenommen werden, alle gleichzeitig mit Prüfspitzen zu kontaktieren. Mit dem Trend zu
immer höheren Packungsdichten werden immer mehr Chips pro Flächeneinheit auf dem Substrat befestigt und
die immer höhere Integration bringt es mk sich, daß die Zahl der Chipanschlüsse pro Chip immer mehr ansteigt.
Die Fo'ge beider Entwicklungen ist, daß gegenüber früher einerseits eine wesentlich größere Anzahl von
Prüfkontakten benötigt wird und daß andererseits diese Prüfkontakte wesentlich näher beieinander liegen.
Sollen deshalb weiterhin alle Prüfkontakte ^leichzütig
kontaktiert werden, so ist nicht zu vermeiden, daß komplizierte Prüfvorrichtungen benötigt werden und
daß das Prüfverfahren zeitlich aufwendig und schwierig durchführbar wird.
Es ist die Aufgabe der Erfindung, ein Verfahren und eine Anordnung zum Prüfen von Leiternetzen anzugeben,
wobei jeweils nur ein Teil der Prüfkontakte gleichzeitig kontaktiert werden muß, die Prürkontakte
bequem zugänglich und so angebracht sind, daß eine rationelle Prüfung möglich ist, wobei die Prüfung in
einfachen sich wiederholenden Prüfschritten abläuft und die Zahl der notwendigen Prüfschritte und der Aufwand
beim Ausrichten der Prüfnadeln zu den Prüfkontakten klein gehalten wird.
Diese Aufgabe wird mit einem Verfahren der eingangs genannten Art mit den Merkmalen des
kennzeichnenden Teils des Anspruchs 1 und mit einer Anordnung der eingangs genannten Art mit den
Merkmalen des kennzeichnenden Teils des Anspruchs 9 gelöst.
Bei der Durchführung des Verfahrens kann, da gleichzeitig nur eine beschränkte Anzahl von Prüfkontakten
kontaktiert werden muß, ein konventioneller, mit Prüfspitzen ausgestatteter Prüfkopf, der mit einer
konventionellen Prüfapparatur verbunden ist, benutzt werden. Die Prüfchips können in einer Halbleiterfertigung
schnell und billig hergestellt werden. Durch die Anwendung der Schaltetemente mit Diodencharakter in
Verbindung mit dem gemeinsamen Chipanschluß läßt sich die Prüfung vereinfachen und die Zahl der
notwendigen Prüfschritte gegenüber früher reduzieren.
Werden die Chips mit integrierten Schaltungen aufgelötet, so weiden in vorteilhafter Weise auch die
Prüfchips mit ihren Chipanschlüssen auf die entsprechenden Substratanschlüsse gelötet und nach dem
Prüfen wieder abgelötet. Dies ist günstig, weil dann keine besonderen Vorrichtungen zum Befestigen der
Prüfchips auf den Substraten benötigt werden und außerdem Vorrichtungen bekannt sind, mit denen die
Prüfchips sehr bequem wieder abgelötet werden können.
Es ist vorteilhaft, wenn für jeden Chipanschluß ein mit ihm leitend verbundener Prüfkontakt auf dem Substrat
vorgesehen wird und die zu einem Prüfchip gehörenden Prüfkontakte jeweils in identischer Konfiguration um
die Chipfassungen herum angeordnet werden. Die Zahl der für eine vollständige Prüfung notwendigen Prüfkontakte
kann bei dieser Festlegung auf ein Minimum reduziert werden. Werden die Prüfungen so durchfeeführt,
daß jeweils nur die zu einer Chipfassung gehörenden Prüfkontakte gleichzeitig kontaktiert werden,
so ist die Konfiguration günstig für das Kontaktieren mit konventionellen Prüfköpfen. Auch der Justieraufwand
ist dann sehr gering, da, wenn nach dem H, Abschluß der Prüfung an einem Chip das folgende Chip
kontaktiert werden soll, der Prüfkopf nur in der X-
und/oder y-Richtung verschoben werden muß und sich eine Neujustierung der Prüfspitzen zueinander erübrigt
Zur Erleichterung der Kontaktierung der gemeinsai-, men Chipanschlüsse ist es günstig, wenn die gemeinsamen
Chipanschlüsse mittels durch das Substrat hindurchgehender Bolzen von außen leitend zugänglich
gemacht werden.
Da die Prüfung in einfachen sich wiederholenden Prüfschritten abläuft, läßt sich der Prüfablauf in
vorteilhafter Weise mit einem Computer steuern.
Da die Prüfungen in vorteilhafte Weise so durchgeführt
werden, daß der Reihe nach an allen Chips die ihnen zugeordneten Prüfkontakte gleichzeitig kontaktiert
werden und dann an jedem Chip im wesentlichen dieselben Prüfschritte durchgeführt werden, ist es mit
dem Fortschreiten der Prüfung unvermeidlich, daß ein Teil der Prüfschritte zweimal durchgeführt wird. Um
diese unnötige Erhöhung des Prüfaufwands zu vermei-J0
den, ist es vorteilhaft, wenn eine Wiederholung einer
schon abgeschlossenen Prüfung durch einen Eingriff des Computers in den Prüfablauf verhindert wird.
in vorteilhafter Weise können unter Benutzung der um die Chipfassungen angeordneten Prüfkontakte und
j-, den zu den gemeinsamen Chipanschlüssen führenden Bolzen nach dem Auflöten der Chips mit integrierten
Schaltkreisen Funktionstests an den Chips durchgeführt werden.
Weitere vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
Die Erfindung wird anhand von durch Zeichnungen erläuterten Ausführungsbeispielen beschrieben.
Es zeigt
Es zeigt
Fig. ί von oben einen Ausschnitt eines Substrats aus
4> einem Isoliermaterial mit einem aufgedruckten Leiternetz,
das mit dem beschriebenen Verfahren geprüft werden soll, wobei die Chips, die auf dem Substrat
befestigt werden sollen und die Chipanschlüsse angedeutet sind,
in F i g. 2 vergrößert die linke obere Ecke der F i g. 1,
in F i g. 2 vergrößert die linke obere Ecke der F i g. 1,
Fig.3 einen Querschnitt durch den in Fig. 2
gezeigten Ausschnitt entlang der Linie 3-3,
Fig. 4 denselben Ausschnitt wie Fig. 2, jedoch mit
dem Unterschied, daß ein Prüfchip auf der Chipfassung y, befestigt ist,
Fig.5 einen Querschnitt durch den in Fig.4
gezeigten Ausschnitt entlang der Linie 5-5 und
Fig.6 von oben einen Ausschnitt des Substrats, wobei auf jeder Chipfassung ein Prüfchip befestigt ist
und die zu ein^r der Chipfassungen gehörenden Prüfkontakte mit Prüfnadeln kontaktiert sind.
Anhand der Fig. 1 und 2 soll zunächst eine
Ausführungsform des beschriebenen Prüfverfahrens besprochen werden. Das Substrat 10 aus Isoliermaterial,
b5 das auschnittsweise in Fig. 1 gezeigt ist, trägt ein
Leiternetz 11, das e:ne Reihe von Chips mit integrierten
Schaltungen, die auf dem Substrat befestigt werden sollen, untereinander verbindet. Die angedeuteten Chips
12 werden mittels einer Reihe von Chipfassungcn 13 mit
der Oberfläche des Substrats 10 verbunden. Um eine Vorstellung von den Größenordnungen zu geben, sei
erwähnt, daß Strukturen, die etwa 50 · 50 mm2 groß sind, etwa 100 Chips auf ihrer Oberfläche tragen, die
eine Grundfläche von etwa 2,5 · 2,5 mm-' haben. Um die Beschreibung zu vereinfachen, sind in der F i g. I nur
einige repräsentative Chipfassungen 13 und nur Teile des Leiternelzes 11 gezeigt. Zu dem Leiternetz 11
gehören Leiter 14, die einzelne Chipfassungen miteinander verbinden und Leiter 15. welche die Substratanschlüsse
einer Chipfassung mit den zugehörigen Prüfkontakten verbinden. Die Leiter können entweder,
wie z. B. die Leiter 14 und 15, auf der Substratoberfläche, oder auch, wie z. B. der Leiter 15,4 im .Substratmaterial
verlaufen.
Das Substrat 10 kann aus einem Keramikmaterial bestehen, das vielschichtig sein kann, um solche Leiter,
wie z. B. den mit der Nummer 15Λ zu ermöglichen. Den Substratanschiüssen 16 entsprechen auf den Ctiip
Chipanschlüsse 17. Die einander entsprechenden Chip- und Substratanschlüsse werden miteinander verbunden,
wenn das Chip mit den integrierten Schaltkreisen auf dem Substrat 10 befestigt wird. Die Leiter 15 bzw. 15,4
verbinden die Substratanschlüsse 16 mit den Prüfkontakten, die jede Chipfassung umgeben und die beim
nachfolgenden Prüfen mit Prüfnadeln kontaktiert werden. Die Leiter 14 verbinden die zu einer
Chipfassung gehörenden Prüfkontnkte 18 mit den zu anderen Chipfassungen gehörenden Prüfkontakten.
Zur Vereinfachung der Darstellung sind in der dargestellten Struktur jeder Chipfassung etwa 50
Substratanschlüsse 16 zugeordnet und das Chip, das auf dem Substrat befestigt werden soll, hat infolgedessen
die gleiche Anzahl entsprechender Chipanschlüsse, und außerdem ist jedem Substratanschluß 16 ein Prüfkontakt
18 zugeordnet. Es muß aber gesagt werden, daß die Technologie der integrierten Schaltkreise einen solchen
Stand erreicht hat. daß es realistischer wäre, von 100 Chipanschlüssen und entsprechend von 100 Prüfkontakten
pro Chipfassung auszugehen.
Anschließend werden, wie die F i g. 4. 5 und 6 zeigen.
Prüfchips 20 temporär auf jeder der Chipfassungen befestigt. Die Prüfchips haben Chipanschlüsse 21. die in
ihrem Aufbau, in ihrer Zahl und in ihrer Lage auf dem Chip identisch sind mit entsprechenden Chipanschlüssen
auf den Chips mit integrierten Schaltkreisen, die anschließend für dauernd auf dem Substrat befestigt
werden. Da die Chips mit integrierten Schaltungen mittels des »Kontrolüerten-Zusammenfall-Verfahrens«
(controlled-collapse) auf dem Substrat befestigt werden, werden auch die F'rüfchips mittels dieses Verfahrens auf
dem Substrat befestigt. Bei diesem »KontroHierten-Zusammenfail-Verfahren«
(controlled-Collapse), das in Solid State Technology, April 1970. Seite 50—62
beschrieben ist. werden haibkugelförmige. aus Lot bestehende Chip- bzw. Substratanschlüsse miteinander
verschmolzen, wobei unter Ausnutzung von Oberflächenspannungen ein Auseinanderfließen des Lots
verhindert wird. Sollen die Chips mit integrierten Schaltungen jedoch mittels anderer Verfahren, wie z. B.
Verschweißen durch Ultraschall oder Thermokompression, auf dem Substrat befestigt werden, so würden in
diesen Fällen die Prüfchips auch mittels dieser Verfahren auf den Substraten befestigt werden.
Die in den Fig.4. 5 und 6 gezeigten Strukturen
entsprechen den in den Fig.2, 3 bzw. I gezeigten Strukturen, mit dem Unterschied, daß die Prüfchips auf
den Chipfassungen befestigt sind. Die Prüfchips enthalten eine Vielzahl von Dioden, die gestrichelt in
F i g. 4 angedeutet sind. In F i g. 4 sind nur einige Dioden angedeutet, obwohl in Wirklichkeit jedem Chipanschluß
- 21 eine Diode zugeordnet ist. Diese Dioden werden gebildet aus je einem p-dotierlen Gebiet 22 und dem
allen Dioden gemeinsamen n-clotierten Chipmaterial. Jedes p-dotierte Gebiet 22 ist mit einem Chipanschluß
21 und das Chipmaterial mit dem gemeinsamen Chipanschluß 23 verbunden. Auf diese Weise ist der
gemeinsame Chipanschluß 23 mit jedem Chipanschluß 21 über eine Diode verbunden. Der gemeinsame
Chipanschluß 23 ist mit einem entsprechenden Substrat 24 auf dem Substrat verbunden, der von außen
, -, zugänglich sein muß. In der hier gezeigten Ausführungsform
des Verfahrens wird ein solcher Zugang von außen mittels des Bolzens 25. der durch das Substrat
hindurchgeht, ermöglicht.
Zur Vereinfachung der Darstellung werden der
ίο gemeinsame Chipsnschlüß 23. der Substratarcr.ehluß 24
und der Bolzen 25 als in der Mitte der Chipfassung liegend gezeigt. Das ist nicht notwendigerweise der Fall.
Der gemeinsame Chipanschluß kann an jedem Punkt des Prüfchips sich befinden, er muß nur mit einem Punkt
i-, auf dem Substrat verbunden sein, der von außen
zugänglich ist. entweder wie F i g. 5 zeigt, direkt durch einen Bolzen, oder indirekt durch einen Leiter, der am
Substrat 10 entlang bis zu einem Punkt führt, der mittels eines Bi.vi^ns von außen zugänglich ist. Da es üblich ist.
j,, Punkte im Leiternetz mittels Bolzen anzuzapfen, die
dazu dienen, die notwendigen Spannungen zuzuführen, können solche Bolzen bequem während des Testens als
Bolzen 25 benutzt werden, um von außen an den gemeinsamen Chipanschluß heranzukommen.
In F i g. 6 sind zur Vereinfachung der Darstellung nur
Teile des Leiternetzes 11 auf dem Substrat 10 gezeigt. In
Wirklichkeit ist das Leiternetz U komplizierter und enthält viel mehr Leiter als gezeigt. Ks sind auch nur
einige Chipanschlüsse 21 und Dioden gezeigt: in Wirklichkeit ist je eine Diode für jeden der 50
Chipanschlüsse vorhanden.
Im folgenden soll anhand der F i g. 6 ein typischer Prüfablauf beschrieben werden. Ein Prüfkopf 26 ist
gezeigt, der die Prüfkontakte, die zur linken oberen
Chipfassung gehören, kontaktiert. Unter den bekannten Prüfköpfen gibt es solche, die sich für das beschriebene
Verfahren verwenden lassen. Der Prüfkopf trägt eine Anordnung von Prüfspitzen 27. von denen je eine einem
der 50 Prüfkontakte 18 zugeordnet ist. Der Prüfkopf 26 kann in der X- und V-Richtung bewegt werden. Mit
jeder der Prüfspitzen 27 können Spannungen an den Prüfkontakten 18 angelegt und an den Prüfkontakten
liegende Spannungen abgefühlt werden. Der Prüfkopf wird in konventioneller Weise durch einen nicht
gezeigten Computer gesteuert, der die Fähigkeit hat, entsprechend der Prüfvorschrift Spannungen an den
Prüfkontakten anzulegen und mittels der Prüfspitzen 27 abgefühlte Meßwerte zu empfangen und zu interpretieren.
Bei einem typischen Prüfablauf kontaktiert der Prüfkopf 26 der Reihe nach gleichzeitig alle zu den
einzelnen Chipfassungen gehörenden Prüfkontakte 18. Fig.6 zeigt den Prüfkopf 26 in Kontakt mit den
Prüfkontakten 18, die zu der linken, oberen Chipfassung gehören. Zunächst wird nun an den Prüfkontakt, der in
den F i g. 4 und 6 mit der Nummer 30 bezeichnet ist, mittels des Prüfkopfs 26 eine Spannung angelegt, um die
Unversehrtheit des mit dem PrüHOntakt 30 verbünde-
ncn Leiters 15 zu prüfen. Dann wird der Spannungsunterschied
/wischen dem Prüfkoniakt 30 und dem gemeinsamen Chipanschluß 23 des betrachteten Prüfchips
bestimmt, indem die Spannung an dem, nach außen geführten Bolzen 25. der mit dem gemeinsamen >
Chipanschluß 23 verbunden ist. gemessen wird. Ist der Leiter 15 unversehrt, so sollte höchstens ein sehr kleiner
Spannungsunterschied zwischen dem Prüfkontakt 30 und ' em Bolzen 25 bestehen, weil die Spannung in
Durchlaßrichtung der Diode angelegt ist. m
Als nächstes werden, während der Prüfkontakt 30 weiterhin auf der obigen Spannung geha.ten wird, die
übrigen 49 Prüfkontakte 18 der kontaktierten Chipfassung über den Prüfkopf miteinander kurzgeschlossen
und dann auf ein niedrigeres Spannungsniveau als der r> Kontakt 30 gelegt. Nun wird das Spannungsniveau der
49 anderen Prüfkontakte mittels der sie kontaktierenden
Prüfspitzen gemessen. Wenn nun an irgendeinem der anderen 49 Prüfkontakte das Spannungsniveau
uFiStcigi unu SiCii ucF iin ücnl r ΓϋικύΓιΐίϊΚΐ jv licgcFiucfi j"
Spannung annähen, so ist das ein Anzeichen dafür, daß es zwischen den Leitern 15 mindestens einen Kurzschluß
gibt, der zwischen dem Prüfkontakt 30 und mindestens einem anderen Prüfkontakt einen Stromfluß
erlaubt, der nicht über die Dioden auf dem Prüfchip 20 r> verläuft. Wenn keine Kurzschlüsse vorhanden sind, so
muß der Spannungsunterschied zwischen dem Prüfkontakt 30 und den anderen 49 Prüfkontakten erhalten
bleiben, weil bei den angelegten Spannungen die Dioden zwischen dem Prüfkontakt 30 und den übrigen id
Prüfkontakten gesperrt sind.
Al, nächstes wird das Leiterstück 31, das den Prüfkontakt 30 mit dem zu einer zweiten Chipfassung
gehörenden Prüfkoniakt 32 verbindet in der folgenden Weise geprüft. Ein erhöhtes Spannungsniveau wird π
mittels der Prüfnadel an den Prüfkontakt 30 angelegt und gleichzeitig wird das resultierende Spannungsniveau
an dem gemeinsamen Substratanschluß 33 der
zweiten Chipfassung an dem nach außen geführten, mit dem Substratanschluß 33 verbundenen Bolzen gemes- ■»>
sen. Das an dem Bolzen gemessene Spannungsniveau sollte in etwa mit der an dem Prüfkontakt 30 angelegten
Spannung übereinstimmen.
In der gleichen Weise wird -Jas Leiterstück, welches
den Prüfkontakt 30 mit dem zu einer dritten ·»?
Chipfassung gehörenden Prüfkontakt 35 verbindet, geprüft, indem die an dem gemeinsamen Substratanschluß
36 dieser dritten Chipfassung liegende Spannung mit der an dem Prüfkontakt 30 liegenden Spannung
verglichen wird.
Als nächstes muß nun sichergestellt werden, daß keine nicht gewollten Kurzschlüsse zwischen dem
Prüfkontakt 30 und Prüfkontakten, die zu anderen Chipfassungen gehören, vorhanden sind. Der Prüfkontakt
30 ist nur mit dem ...·..- zweiten Chipfassung gehörenden Prüfkontakt 32 und dem zur dritten
Chipfassung gehörenden Prüfkontakt 35 verbunden. Deshalb sollten alle zu den anderen Chipfassungen
gehörenden Substratanschlüsse auf dem Substrat sich auf einem Spannungsniveau befinden, das sich deutlich
von dem an dem Prüfkontakt 30 anliegenden Spannungsniveau unterscheidet Um dies zu prüfen, wird
wieder an Prüfkontakt 30 ein erhöhtes Spannungsniveau angelegt, dann werden die an den Substratanschlüssen
der nicht mit Prüfkontakt 30 verbundenen Chipfassungen über nach außen geführte Bolzen
gemessen. Alle diese Bolzen . sollten auf einem Spannungsniveau liegen, das sich wesentlich von dem an
dem Prüfkontakt 30 liegenden Spannungsniveau unterscheidet. Wird an irgendeinem der Bolzen eine
Spannung gemessen, die sich der an dem Prüfkontakt 30 liegenden Spannung nähert, so ist das ein Anzeichen
dafür, daß ein Kurzschluß zwischen dem Prüfkontakt 30 und dem zu dieser Chipfassung gehörenden Bolzen
vorhanden ist.
Damit ist die Prüfung an dem ersten zu der links oben gelegenen Chipfassung gehörenden Prüfkontakt abgeschlossen.
Anschließend wird an jedem der anderen 49, zur links oben gelegenen Chipfassung gehörenden
Prüfkontakte in genau derselben Weise geprüft. Ist die Prüfung an allen 50 zur links oben gelegenen
Chipfassung gehörenden Prüfkontakte abgeschlossen, wird der Prüfkopf 26 zur nächsten Chipfassung bewegt
und dann wiederholt sich das eben beschriebene Verfahren an den 50 zur zweiten Chipfassung
gehörenden Prüfkontakten. Es sei angemerkt, daß es mit fortschreitender Prüfung immer häufiger vorkommt,
daß Leitungen zwischen zwei Cnip'assungen bereiis in
einer vorhergenenden Prüfung geprüft worden sind. In einem solchen Fall wird der Prüfablauf mittels des
Computers so gesteuert, daß eine solche Prüfung nicht zweimal durchgeführt wird.
Zusammenfassend läßt sich sagen, daß in der beschriebenen Weise ein einziger Prüfkopf, der zu
irgendeiner Zeit eine einzelne Chipfassung kontaktiert, benutzt wird, um die Leitereigenschaften des mit der
kontaktierten Chipfassung in Verbindung stehenden Teils des Leiternetzes auf dem Substrat 10 zu prüfen.
Auf diese Weise ist es nicht notwendig, daß gleichzeitig mehr als die zu einer Chipfassung gehörenden
Prüfkontakte mit mehr als einem Prüfkopf kontaktiert werden, was wegen der zunehmenden Chipdichte und
der zunehmenden Zahl an Prüfkontakten immer schwieriger wird.
Nach dem Abschluß der Prüfung werden alle Prüfchips 20 entfernt. In der hier besprochenen
Ausführungsform des Verfahrens werden hierzu die Lötverbindungen zwischen den Prüfchips und dem
Substrat geschmolzen und die Prüfchips anschließend abgehoben. Andere Methoden zum Ablösen der
Prüfchips sind wohlbekannt. Die Prüfchips können, wie oben ausgeführt, einzeln vom Substrat entfernt werden.
Es ist aber auch möglich, gleichzeitig eine ganze Gruppe von Prüfchips zu entfernen mittels eines Verfahrens, bei
dem das Substrat erhitzt wird und dann heftig bewegt wird, wobei die Prüfchips praktisch von dem Substrat
abgeschüttelt werden. Nach dem Prüfen und dem Entfernen der Prüfchips können die Chips mit
integrierten Schaltkreisen auf die Chipfassui.o:r aufgelö'et
werden. Für den Fall, daß beim Entfernen der Prüfchips etwas Lot auf dem Substrat zurückgeblieben
ist, kann es nötig sein, vor dem Auflöten der Chips mit integrierten Schaltkreisen solche Lotreste von dem
Substrat zu entfernen. Die auf dem Substrat aus Isoliermaterial aufbauende Struktur, bei der jeder
Chipfassung ein von außen zugänglicher Bolzen zugeordnet ist und bei der jede Chipfassung von
Prüfkontakten umgeben ist, erlaubt es in vorteilhafter Weise Funktionstests an dem Chip mit integrierten
Schaltkreisen durchzuführen, nachdem dieses auf dem Substrat befestigt worden ist. Mit einer solchen Struktur
ist es möglich, jeweils ein Chip mit integrierten Schaltkreisen selektiv mittels des von außen zugänglichen
Bolzens unter Spannung zu setzen, während die anderen Chips ausgeschaltet bleiben. Mit einem
Testkopf, wie er in der F i g. 6 dargestellt ist, können die
23 19 Oil
Prüfkoniakte, die das unter Spannung stehende Chip umgeben, kontaktiert werden, wodurch es möglich ist,
konventionelle funktionelle Prüfungen mit dem Chip durchzuführen, indem Signale über den Prüfkopf den
Prüfkoniakten übermitteil werden und die Ergebnisse der Prüfung mit Hilfe der Prüfspil/.en ermittelt weiden.
Hierzu 2 Blatt Zeichnungen
Claims (13)
1. Verfahren zum Prüfen eines die leitende Verbindung zwischen Chips mit integrierten Schaltkreisen
herstellenden Leiternetzes auf einem isolierenden Substrat, bei dem vor dem Befestigen der
Chips mit ihren Chipanschlüssen auf den die Chipfassung bildenden Substratanschlüssen das
Leiternetz an festgelegten Punkten kontaktiert wird, anschließend an mindestens einem der hergestellten
Kontakte an das Leiternetz Spannung angelegt wird und über andere der hergestellten Kontakte an
festgelegten Punkten liegende Spannung abgefühlt werden und schließlich aufgrund von gemessenen
Spannungsunterschieden Kurzschlüsse und Unterbrechungen im Leiternetz lokalisiert werden, dadurch
gekennzeichnet, daß vor dem Prüfen auf den Substratanschlüssen (16, 24) Prüfchips (20)
befestigt werden, welche die gleichen Chipanschlüsse (21) wie die aufzubringenden Chips mit integrierten
Schaltkreisen und außerdem einen zusätzlichen mit ailen Ciiipanschlüssen (21) über je ein Schaltelement
mit Diodencharakter verbundenen gemeinsamen Chipanschluß (23) aufweisen, daß zur Prüfung
mindestens an einen Chipanschluß (21) eine festgelegte Spannung gelegt wird und die Spannungsunterschiede zwischen diesem Chipanschluß (21) und
anderen Chipanschlüssen (21) und/oder zwischen diesem Chipanschluß (21) und gemeinsamen Chipanschlüssen
(23) gemessen werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dal? vor dem Prüfen die Prüfchips (20) auf
die Chipfassungen (13) aufgelötet und nach dem Prüfen wieder abgelötet werden.
3. Verfahren «ach Ansarucb 1 oder 2, dadurch gekennzeichnet, daß zur Überprüfung der Leitung
zwischen einem Prüfkontakt (30) und seinem zugehörigen Chipanschluß die zu einem Prüfchip
(20) gehörenden Prüfkoutakte (18, 30) gleichzeitig mit Prüfspitzen (27) kontaktiert werden, daß dann
eine bestimmte Spannung an den Prüfkontakt (30) gelegt wird, anschließend zunächst die Spannung an
dem gemeinsamen Chipanschluß (23) abgefühlt wird und dann, nachdem die übrigen kontaktierten
Prüfkontakte (18) untereinander kurzgeschlossen und auf ein niedrigeres Spannungsniveau als der
Prüfkontakt (30) gelegt worden sind, die Spannungen an diesen übrigen Prüfkontakten (18) abgefühlt
werden.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß zur Überprüfung der Leitungen
zwischen einem dem kontaktierten Chip zugeordneten Prüfkontakt (30) und den Chipanschlüssen
anderer Chips eine Spannung an den Prüfkontakt (30) gelegt wird, daß dann die Spannung der Reihe
nach an den gemeinsamen Substratanschlüssen (33, 36) aller Chips gemessen wird, die mit dem unter
Spannung stehenden Prüfkontakt (30) leitend verbunden sind und daß schließlich die Spannung der
Reihe nach an den gemeinsamen Chipanschlüssen, die nicht mit dem unter Spannung stehenden
Prüfkontakt (30) leitend verbunden sind, gemessen wird.
5. Verfahren nach den Ansprüchen 3 oder 4, dadurch gekennzeichnet, daß die Prüfungen der
Reihe nach an allen Prüfkontakten (18) auf dem Substrat durchgeführt werden.
6. Verfahren nach einem der Ansprüche I bis 5,
dadurch gekennzeichnet, daß der Prüfablaiif mit
einem Computer gesteuert wird.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Wiederholung einer schon
durchgeführten Prüfung mittels eines Eingriffes des Computers in den Prüfablauf verhindert wird.
8. Verfahren nach einem oder mehreren der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß
unter Benutzung der Prüfkontakte (18) und der zu den gemeinsamen Chipanschlüssen (23) Fahrenden
Bolzen (25) nach dem Auflöten der Chips mit integrierten Schaltkreisen Funktionstests an den
Chips durchgeführt werden.
9. Anordnung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß
Prüfchips (20) vorgesehen sind, weiche identische Chipanschlüsse (21) wie die aufzubringenden Chips
mit integrierten Schaltkreisen aufweisen und anstelle von diesen während des Prüfens mit dem
Leiternetz verbunden sind und welche außerdem je einen zusätzlichen gemeinsamen Chipanschluß (23)
haben, welcher über Schaltungselemente mit Diodencharakter mit den Chipanschlüssen (21) verbunden
sind.
10. Anordnung nach Anspruch 9, dadurch gekennzeichnet, daß die Schaltelemente mit Diodencharakter
Dioden sind.
11. Anordnung nach Anspruch 9 oder 10, dadurch
gekennzeichnet, daß für jeden gemeinsamen Chipanschluß (23) ein von außen zugänglicher Substratanschluß
(24), mit dem der Chipanschluß (23) während des Prüfens verbunden ist, vorhanden ist
12. Anordnung nach Anspruch 11, dadurch gekennzeichnet,
daß der Zugang von außen über einen Bolzen (25) erfolgt, welcher mit dem Substratanschluß
(24) verbunden ist, und durch das Substrat (10) hindurchgeht.
13. Anordnung nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, daß für jeden Substratanschluß
(16) ein mit jhm tretend verbundener Prüfkontakt (18) auf dem Substrat vorgesehen ist,
und daß die zu einem Prüfchip (20) gehörenden Prüfkontakte (18) jeweils in identischer Konfiguration
um die Chipfassungen (13) bildenden Substratanschlüsse (16) herum angeordnet sind.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US25053772A | 1972-05-05 | 1972-05-05 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2319011A1 DE2319011A1 (de) | 1973-11-15 |
DE2319011C2 true DE2319011C2 (de) | 1983-08-25 |
Family
ID=22948165
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2319011A Expired DE2319011C2 (de) | 1972-05-05 | 1973-04-14 | Verfahren zum Prüfen eines Leiternetzes auf einem isolierenden Substrat und Anordnung zur Durchführung des Verfahrens |
Country Status (5)
Country | Link |
---|---|
US (1) | US3746973A (de) |
JP (1) | JPS5753661B2 (de) |
DE (1) | DE2319011C2 (de) |
FR (1) | FR2183691B1 (de) |
GB (1) | GB1414013A (de) |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3882532A (en) * | 1972-07-03 | 1975-05-06 | Ibm | Externally accessing mechanically difficult to access circuit nodes in integrated circuits |
US3984860A (en) * | 1973-06-04 | 1976-10-05 | International Business Machines Corporation | Multi-function LSI wafers |
US3867693A (en) * | 1974-02-20 | 1975-02-18 | Ibm | LSI chip test probe contact integrity checking circuit |
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JPS615804Y2 (de) * | 1980-09-30 | 1986-02-21 | ||
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US4395767A (en) * | 1981-04-20 | 1983-07-26 | Control Data Corporation | Interconnect fault detector for LSI logic chips |
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US4503386A (en) * | 1982-04-20 | 1985-03-05 | International Business Machines Corporation | Chip partitioning aid (CPA)-A structure for test pattern generation for large logic networks |
DE3235119A1 (de) * | 1982-09-22 | 1984-03-22 | Siemens AG, 1000 Berlin und 8000 München | Anordnung fuer die pruefung von mikroverdrahtungen und verfahren zu ihrem betrieb |
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US4937203A (en) * | 1986-09-26 | 1990-06-26 | General Electric Company | Method and configuration for testing electronic circuits and integrated circuit chips using a removable overlay layer |
US4812742A (en) * | 1987-12-03 | 1989-03-14 | Unisys Corporation | Integrated circuit package having a removable test region for testing for shorts and opens |
GB2249639A (en) * | 1990-09-06 | 1992-05-13 | Digital Equipment Int | Testing printed circuit boards |
US5363038A (en) * | 1992-08-12 | 1994-11-08 | Fujitsu Limited | Method and apparatus for testing an unpopulated chip carrier using a module test card |
US5477160A (en) * | 1992-08-12 | 1995-12-19 | Fujitsu Limited | Module test card |
JPH0669306A (ja) * | 1992-08-18 | 1994-03-11 | Sumitomo Kinzoku Ceramics:Kk | シート状セラミックパッケージ |
US5357192A (en) * | 1993-02-01 | 1994-10-18 | Motorola, Inc. | Method of contacting a semiconductor die with probes |
US5751015A (en) * | 1995-11-17 | 1998-05-12 | Micron Technology, Inc. | Semiconductor reliability test chip |
US6087841A (en) * | 1997-10-01 | 2000-07-11 | International Business Machines Corporation | Contact test circuit |
US8093921B2 (en) * | 2009-02-13 | 2012-01-10 | Cisco Technology, Inc. | Monitoring of interconnect reliability using a programmable device |
EP2790027B1 (de) | 2013-04-08 | 2017-10-18 | Imec | Zweistufige Verbindungsprüfung von Halbleiterchips |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US1977703A (en) * | 1932-01-07 | 1934-10-23 | Western Electric Co | Method of and apparatus for electrical testing |
US3217244A (en) * | 1961-12-27 | 1965-11-09 | George G Glover | Multiple conductor cable tester having rotatable annular switch means for testing insulation resistance, cross wiring and continuity |
US3405361A (en) * | 1964-01-08 | 1968-10-08 | Signetics Corp | Fluid actuable multi-point microprobe for semiconductors |
US3192307A (en) * | 1964-05-29 | 1965-06-29 | Burndy Corp | Connector for component and printed circuit board |
US3560907A (en) * | 1968-05-17 | 1971-02-02 | Peter V N Heller | Test connector for microminiature circuits |
US3609538A (en) * | 1969-04-04 | 1971-09-28 | Thomas & Betts Corp | Device to identify individual wires in a random bundle |
-
1972
- 1972-05-05 US US00250537A patent/US3746973A/en not_active Expired - Lifetime
-
1973
- 1973-03-21 FR FR7311018A patent/FR2183691B1/fr not_active Expired
- 1973-04-13 JP JP48041517A patent/JPS5753661B2/ja not_active Expired
- 1973-04-14 DE DE2319011A patent/DE2319011C2/de not_active Expired
- 1973-04-25 GB GB1971973A patent/GB1414013A/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS4924076A (de) | 1974-03-04 |
FR2183691A1 (de) | 1973-12-21 |
US3746973A (en) | 1973-07-17 |
FR2183691B1 (de) | 1978-05-26 |
DE2319011A1 (de) | 1973-11-15 |
GB1414013A (en) | 1975-11-12 |
JPS5753661B2 (de) | 1982-11-13 |
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Legal Events
Date | Code | Title | Description |
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OD | Request for examination | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |