DE2319011A1 - Verfahren zum eektrischen pruefen eines chips untereinander verbindenden leiternetzes auf einem substrat - Google Patents

Verfahren zum eektrischen pruefen eines chips untereinander verbindenden leiternetzes auf einem substrat

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Description

Böblingen, den 6. April 19 73
Anmelderin: International Business Machines
Corporation, Armonk, N.Y. 10504
Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: FI 971 096
Verfahren zum elektrischen Prüfen eines Chips untereinander verbindenden Leiternetzes auf einem Substrat
Die Erfindung betrifft ein Verfahren zum Prüfen eines leitende Verbindungen zwischen Chips mit integrierten Schaltkreisen herstellenden Leiternetzes auf einem Substrat, wobei vor dem Befestigen der Chips mit ihren Chipanschlüssen auf den die Chipfassung bildenden Substratanschlüssen das Leiternetz an festgelegten Punkten kontaktiert wird, anschließend an mindestens einem der hergestellten Kontakte an das Leiternetz Spannung angelegt wird und über andere der hergestellten Kontakte an festgelegten Punkten liegende Spannungen abgefühlt werden und schließlich aufgrund von gemessenen Spannungsunterschieden Kurzschlüsse und ünterbrechnungen im Leiternetz lokalisiert werden.
Eine Prüfung von Leiternetzen dieser Art ist notwendig, weil einerseits ein Kurzschluß zwischen zwei Leitern oder die Unterbrechung eines Leiters ein ganzes mit teuren Bauelementen bestücktes elektronisches Bauteil funktionsunfähig macht und andererseits die Fabrikationsmethoden nicht so zuverlässig sind, daß solche Fehler von vornherein ausgeschlossen werden können. Die Prüfung muß vor dem Auflöten der Chips durchgeführt werden, weil nach dem Bestücken mit Chips ein Fehler im Leiternetz nur noch schwer lokalisiert werden kann.
309846/0377
Bisher war es üblich, zur überprüfung der Unversehrtheit und Funktionsfähigkeit von Leiternetzen auf isolierenden Substraten, wie z.B. Moduls und Schaltkarten, die Prüf kontakte -, an denen die Messungen zur Feststellung von Kurzschlüssen und Unterbrechungen im Leiternetz vorgenommen werden, alle gleichzeitig mit Prüfspitzen zu kontaktieren.
Mit dem Trend zu immer höheren Packungsdichten werden immer mehr Chips pro Flächeneinheit auf den Substraten befestigt und die immer höhere Integration bringt es mit sich, daß die Zahl der Chipanschlüsse pro Chip immer mehr ansteigt. Die Folge beider Entwikklungen ist, daß gegenüber früher einerseits eine wesentlich größere Anzahl von Prüfkontakten benötigt wird und daß andererseits diese Prüfkontakte wesentlich näher beieinanderliegen. Sollen deshalb weiterhin alle Prüfkontakte gleichzeitig kontaktiert werden, so ist nicht zu vermeiden, daß komplizierte Prüfvorrichtungen benötigt werden und daß das Prüfverfahren zeitlich aufwendig und schwierig durchführbar wird.
Es ist die Aufgabe der Erfindung, ein Verfahren zum Prüfen von Leiternetzen anzugeben, bei dem eine konventionelle Prüfapparatur verwendet wird, bei dem jeweils nur ein. Teil der Prüfkontakte gleichzeitig kontaktiert wird, bei dem die Prüfkontakte bequem zugänglich und unter Berücksichtigung einer rationellen Prüfung angebracht werden, bei dem die Prüfung in einfachen, sich wiederholenden Prüfschritten abläuft und bei dem die Zahl der notwendigen Prüfschritte und der Aufwand beim Ausrichten der Prüfnadeln zu den Prüfkontakten klein gehalten wird.
Diese Aufgabe wird erfindungsgemäß mit einem Verfahren der eingangs genannten Art dadurch gelöst, daß vor dem Prüfen auf den Substratanschlüssen Prüfchips befestigt werden, deren Chipanschlüsse den Chips entsprechen und einen zusätzlichen mit allen Chipanschlüssen über je ein Schaltelement mit Diodencharakter verbundenen gemeinsamen Chipanschluß aufweisen, daß zur Prüfung Spannung an mindestens einen Chipanschluß gelegt wird und daß
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die Spannungsunterschiede zwischen Chipanschlüssen und/oder zwischen Chipanschlüssen und gemeinsamen Chipanschlüssen gemessen werden.
Bei der Durchführung des Verfahrens kann, da gleichzeitig nur eine beschränkte Anzahl von Prüfkontakten kontaktiert werden müssen, ein konventioneller, mit Prüfspitzen ausgestatteter Prüfkopf, der mit einer konventionellen Prüfapparatur verbunden ist, benutzt werden. Die Prüfchips können in einer Halbleiterfertigung schnell und billig hergestellt werden. Durch die Anwendung der Schaltelemente mit Diodencharakter in Verbindung mit dem gemeinsamen Chipanschluß läßt sich die Prüfung vereinfachen und die Zahl der notwendigen Prüfschritte gegenüber früher reduzieren.
Werden die Chips mit integrierten Schaltungen aufgelötet, so werden in vorteilhafter Weise auch die Prüfchips mit ihren Chipanschlüssen auf die entsprechenden Substratanschlüsse gelötet und nach dem Prüfen wieder abgelötet. Dies ist günstig, weil dann keine besonderen Vorrichtungen zum Befestigen der Prüfchips auf den Substraten benötigt werden und außerdem Vorrichtungen bekannt sind, mit denen die Prüfchips sehr bequem wieder abgelötet werden können.
Es ist vorteilhaft wenn für jeden Chipanschluß ein mit ihm leitend verbundener Prüfkontakt auf dem Substrat vorgesehen wird und die zu einem Prüfchip gehörenden Prüfkontakte jeweils in indentischer Konfiguration um die Chipfassungen herum angeordnet werden. Die Zahl der für eine vollständige Prüfung notwendigen Prüfkontakte kann bei dieser Festlegung auf ein Minimum reduziert werden. Werden die Prüfungen so durchgeführt, daß jeweils nur die zu einer Chipfassung gehörenden Prüfkontakte gleichzeitig kontaktiert werden, so ist die Konfiguration günstig für das Konaktieren mit konventionellen Prüfköpfen. Auch der Justieraufwand ist dann sehr gering, da, wenn nach dem Abschluß der Prüfung an einem Chip das folgende Chip kontaktiert werden soll, der Prüfkopf nur in der X- und/oder Y-Richtung verschoben werden muß und sich eine Neujustierung der Prüfspitzen zueinander erübrigt.
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Zur Erleichterung der Kontaktierung der geraeinsamen Chipanschlüsse ist es günstig, wenn die gemeinsamen Chipanschlüsse mittels durch das Substrat hindurchgehender Bolzen von außen leitend zugänglich gemacht werden.
Da die Prüfung in einfachen, sich wiederholenden Prüfschritten abläuft, läßt sich der Prüfablauf in vorteilhafter Weise mit einem Computer steuern.
Da die Prüfungen in vorteilhafter Weise so durchgeführt werden, daß der Reihe nach an allen Chips die ihnen zugeordneten Prüfkontakte gleichzeitig kontaktiert werden und dann an jedem Chip im wesentlichen dieselben Prüfschritte durchgeführt werden, ist es mit dem Fortschreiten der Prüfung unvermeidlich, daß ein Teil der Prüfschritte zweimal durchgeführt wird. Um diese unnötige Erhöhung des Prüfaufwands zu vermeiden, ist es vorteilhaft, wenn eine Wiederholung einer schon abgeschlossenen Prüfung durch einen Eingriff des Computers in den Prüfablauf verhindert wird.
In vorteilhafter Weise können unter Benutzung der um die Chipfassungen angeordneten Prüfkontakte und den zu den gemeinsamen Chipanschlüssen führenden Bolzen nach dem Auflöten der Chips mit integrierten Schaltkreisen Funktionstests an den Chips durchgeführt werden.
Die Erfindung wird anhand von durch Zeichnungen erläuterten Ausführungsbeispielen beschrieben.
Es zeigen; .
Fig. 1 von oben einen Ausschnitt eines Substrats aus
einem Isoliermaterial mit einem aufgedruckten Leiternetz, das mit dem beschriebenen Verfahren geprüft werden soll, wobei die Chips, die auf dem Substrat befestigt werden sollen und die Chipanschlüsse angedeutet sind,
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Fig. 2 vergrößert die linke obere Ecke der Fig. 1,
Fig. 3 einen Querschnitt durch den in Fig. 2 geseigten
Ausschnitt entlang der Linie 3-3;
Fig. 4 denselben Ausschnitt wie Fig. 2, jedoch mit dem
Unterschied, daß ein Prüfchip auf der Chipfassung befestigt is t,
Fig. 5 einen Querschnitt durch den in Fig. 4 geseigten
Ausschnitt entlang der Linie 5-5 und
Fig. 6 von oben einen Ausschnitt des Substrats, wobei
auf jeder Chipfassung ein Prüfchip befestigt ist und die zu einer der Chipfassungen gehörenden Prüfkontakte mit Prüfnadeln kontaktiert sind.
Anhand der Figuren 1 und 2 soll zunächst eine Ausführungsform des beschriebenen Prüfverfahrens besprochen werden. Das Substrat 10 aus Isoliermatial, das ausschnittsweise in Fig« 1 gezeigt ist, trägt ein Leiternets 11, das eine Reihe von Chips mit integrierten Schaltungen, die auf dem Substrat befestigt werden sollen, untereinander verbindet» Die angedeuteten Chips 12 werden mittels einer Reihe von Chipfassüagen 13 mit der Oberfläche des Substrats 10 verbunden« Um eine Vorstellung von den Größenordnungen zu ge·=
2 ben,, sei erwähnt, daß Strukturen, die etwa 50 χ 50 ram groß, sind?
etwa 100 Chips auf ihrer Oberfläche tragen, die eine Grundfläche
2
von etwa 2?5 κ 2,5 mn haben, um die Besehreibung zu vereinfachen, sind in der Fig» 1 nur einige repräsentative Chipfassungen 13 srar Teile des Leiteraetsss 11 gegeigt. Zu dem Leiternet^ Ii gelteren Leiter 14, die einseine Cnipfassungen miteinander verbinden nnä Leiter 15, welche die Substratanschlüsse eines Chipfassang mit den zugehörigen Früflsontakten verbindenβ Di© Leiter können entweder, wie g«,B0 die Leiter 14 und 15 ^ auf der Substeat®b@rfläeh€ oder auch, wie Z0B0 der Leiter 15ä im Sobstrataaterial verlaufen.
Fl 971 096 qnae/eiseq'5
Das Substrat IO kann aus einem Keraraikroaterial bestehen, das vielschichtig sein kann, um solche Leiter, wie z.B. den mit der Nummer 15A-, zu' ermöglichen. Den Substratanschlüssen 16 entsprechen auf den Chip Cliipanschlüsse 17. Die einander entsprechenden Chip- und Substratanschlüsse werden miteinander verbunden wenn das Chip mit den integrierten Schaltkreisen auf dem Substrat 10 befestigt wird. Die Leiter 15 bzw. 15A verbinden die Substratanschlüsse 16 mit den Prüfkontakten, die jede Chipfassung umgeben und die beim nachfolgenden Prüfen mit Prüfnadeln kontaktiert werden. Die Leiter 14 verbinden die zu einer Chipfassung gehörenden Prüfkontakte 18 mit den zu anderen Chipfassungen gehörenden Prüfkontakten.
Zur Vereinfachung der Darstellung sind in der dargestellten Struktur jeder Chipfässung etwa 50 Substratanschlüsse 16 zugeordnet und das Chip, das auf dem Substrat befestigt werden soll, hat infolgedessen die gleiche Anzahl entsprechender Chipahsehlüsse, und außerdem ist jedem Substratanschluß 16 ein Prüfkontakt 18 zugeordnet. Es muß aber gesagt werden, daß die Technologie der integrierten Schaltkreise einen solchen Stand erreicht hat, daß es realistischer .wäre, von 100 Chipanschlüssen und entsprechend von 100 Prüfkontakten pro Chipfassung auszugehen»
Anschließend w&zä<an? wie die Fign» 4, 5 und β seigen, Prüf chips 20 temporär auf jedem der Chipfassungen befestigt» Die Prüfchips haben Chipanschlüsse'21, die in ihrem Aufbau, in ihrer Zahl und in ihrer Lage auf dea Chip infeemtiseh sind mit entsprechenden Chipanschlüsserr auf ά®η Chips mit integrierten Schaltkreisen, die an= schließend für dauernd auf dem Substrat befestigt werden» Da die Chips mit'integrierten Schaltungen mittels des "Kontrollierten-Zusaiamenfaii-Verfahrens" auf dem Substrat befestigt, werden, werden auch die Prüfchips mittels dieses Verfahrens auf dem Substrat befestigt» Bei diesem "Kontrollierten-Zusammenfall-Verfahren", das in Solid State Technology„ April 1970, Seite 50 beschrieben ist/ werden halbkragelförmige-, aus Lot bestehende Chip= bzw. Stab™ stratassehlües© miteinander verschmolzen,, wobei unter-Ausnutzung
von Oberflächenspannungen ein Auseinanderfließen des Lots verhindert wird. Sollen die Chips mit integrierten Schaltungen jedoch mittels anderer Verfahren, wie z.B. Verschweißen durch ultraschall oder Thermokompression, auf dem Substrat befestigt werden, so würden "in diesen Fällen die Prüfchips auch mittels dieser Verfahren auf den Substraten befestigt werden.
Die in den Fign. 4,5 und 6 gezeigten Strukturen entsprechen den in den Fign. 2, 3 bzw. 1 gezeigten Strukturen, mit dem Unterschied, daß die Prüfchips auf den Chipfassungen befestigt sind. Die Prüfchips enthalten eine Vielzahl von Dioden, die gestrichelt in Fig. 4 angedeutet sind. In Fig. 4 sind nur einige Dioden angedeutet, obwohl in Wirklichkeit jedem Chipanschluß 21 eine Diode zugeordnet ist. Diese Dioden werden gebildet aus je einem p-dotierten Gebiet 22 und dem allen Dioden gemeinsamen n—dotierten Chipmaterial. Jedes p-dotierte Gebiet 22 ist mit einem Chipanschluß 21 und das Chipmaterial mit dem gemeinsamen Chipanschluß 23 verbunden. Auf diese Weise ist der gemeinsame Chipanschluß mit jedem Chipanschluß 21 über eine Diode verbunden. Der gemeinsame Chipanschluß 23 ist mit einem entsprechenden Substratschluß 24 auf dem Substrat verbunden, der von außen zugänglich sein muß. In der hier gezeigten Ausführungsform des Verfahrens wird ein solcher Zugang von äußern mittels des Bolzens 25, der durch das Substrat hindurchgeht, ermöglicht,
Zur Vereinfachung der Darstellung werden der gemeinsame Chipanschluß 23, der Substratanschluß 24 und der Bolzen 25 als in der Mitte der Chipfassung liegend gezeigt. Das ist nicht notwendigerweise der Fall. Der gemeinsame Chipanschluß kann an jedem Punkt des Prüfchips sich befinden, er muß nur mit einem Punkt auf dem Substrat verbunden sein, der von außen zugänglich ist, entweder wie Fig. 5 zeigt, direkt durch einen Bolzen, ober indirekt durch einen Leiter, der dem Substrat 10 entlang bis zu einem Punkt 10 führt, der mittels eines Bolzens von außen zugänglich ist. Da es üblich ist, Punkte im Leiternetz mittels Bolzen anzuzapfen, die
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dazu dienen, die notwendigen Spannungen zuzuführen, können" solche Bolzen bequem während des Testens als Bolzen 25 benutzt werden, um von außen an den gemeinsamen Chipanschluß heranzukommen.
In Fig. 6 sind zur Vereinfachung der Darstellung nur Teile des Leiternetzes 11 auf dem Substrat 10 gezeigt. In Wirklichkeit ist das Leiternetz 11 komplizierter und enthält viel mehr Leiter als gezeigt. Es sind auch nur einige Chipanschlüsse 21 und Dioden gezeigt; in Wirklichkeit ist je eine Diode für jeden der 50 Chipanschlüsse vorhanden.
Im folgenden soll anhand der Fig. 6 ein typischer Prüfablauf beschrieben werden. Ein Prüfkopf 26 ist gezeigt, der die Prüfkontakte, die zur linken oberen Chipfassung gehören, kontaktiert. Unter den bekannten Prüfköpfen gibt es solche, die sich für das beschriebene Verfahren verwenden lassen. Der Prüfkopf trägt eine Anordnung von Prüfnadeln 27, von denen je eine einem der 50 Prüfkontakte 18 zugeordnet ist. Der Prüfkopf 26 kann in der X- und Y-Richtung bewegt werden. Mit jeder der Prüfnadeln 27 können Spannungen an den Prüfkontakten 18 angelegt und an den Prüfkontakten liegende Spannungen abgefühlt werden. Der Prüfkopf wird in konventioneller Weise durch einen nicht gezeigten Computer gesteuert, der die Fähigkeit hat, entsprechend der Prüfvorschrift Spannungen an den Prüfkonakten anzulegen und mittels der Prüfnadelnadeln 27 abgefühlte Meßwerte zu empfangen und zu intepretieren.
Bei einem typischen Prüfablauf kontaktiert der Prüfkopf 26 der Reihe nach gleichzeitig alle zu den einzelnen Chipfassungen gehörenden Prüfkontakte 18, Fig. 6 zeigt den Prüfkopf 26 in Kontakt mit den Prüfkontakten 18, die zu der linken, oberen Chipfassiang gehören. Zunächst wird nun an den Prüfkontakt, der in den Fign. 4 und 6 mit der Nummer 30 bezeichnet ist, mittels des Prüfkopfs 26 eine Spannung angelegt, um die Unversehrtheit des mit dem Prüfkontakt 30 verbundenen Leiters 15 zu prüfen. Dann wird der Spannungsunterschied zwischen dem Prüfkontakt 30 und dem gemeinsamen Chipanschluß 23 des betrachteten Prüfchips bestimmt, indem die
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Spannung an denwnach außen geführten Bolzen 25, der mit dem gemeinsamen Chipanschluß 23 verbunden ist, gemessen wird* Ist der Leiter 15 unversehrt, so sollte höchstens ein sehr kleiner Spannungsunterschied zwischen dem Prüfkontakt 30 und dem Bolzen 25 bestehen, weil die Spannung in Durchlaßrichtung der Diode angelegt ist.
Als nächstes werden, während der Prüfkonakt 30 weiterhin auf der obigen Spannung gehalten wird, die übrigen 49 Prüfkontakte 18 der kontaktierten Chipfassung über den Prüfkopf miteinander kurzgeschlossen und dann auf ein niedrigeres Spannungsniveau als der Kontakt 30 gelegt. Nun wird das Spannungsniveau der 49 anderen Prüfkontakte mittels der sie kontaktierenden Prüfnadeln gemessen. Wenn nun an irgendeinem der anderen 49 Prüfkontakte das Spannungsniveau ansteigt und sich der an dem Prüfkontakt 30 liegenden Spannung annähert, so ist das ein Anzeichen dafür, daß es zwischen den Leitern 15 mindestens einen Kurzschluß gibt, der zwischen dem Prüfkontakt 30 und mindestens einem anderen Prüfkontakt einen Stromfluß erlaubt, der nicht über die Dioden auf dem Prüfchip 20 verläuft. Wenn keine Kurzschlüsse vorhanden sind, so muß der Spannungsunterschied zwischen dem Prüfkontakt 30 und den anderen 49 Prüfkontakten erhalten bleiben, weil bei den angelegten Spannungen die Dioden zwischen dem Prüfkontakt 30 und den übrigen Prüfkontakten gesperrt sind» . ■ .
Als nächstes wird das Leiterstück 31, das den Prüfkontakt 30 mit dem zu einer zweiten Chipfassung gehörenden Prüfkontakt 32 verbindet in der folgenden Weise geprüft» Ein erhöhtes Spannungsniveau wird mittels der Prüf nadel an den Prüf kontakt 3.0 -angelegt und gleichzeitig wird das resultierende Spannungsniveau an dem gemeinsamen Substratanschiuß 33 der zweiten Chipfassung "an dmm nach außen geführten,, mit dem SubstratansehltaB 33 verbundenen Bolsen gemessen» Das an dem Bolzen gemessen® Spaanungsni- v&an sollte in etwa mit der an dem Prüfkontakt 30 angelegten Spannung übereinstimmen»
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In der gleichen Weise wird das Leiterstück? welches den Prüfkontakt 30 mit dem zu einer dritten Chipfassung gehörenden Prüfkontakt 35 verbindet, geprüft, indem die an dem gemeinsamen Substratanschlüß 36 dieser dritten Chipfassung liegende Spannung mit der an dem Prüfkontakt 30 liegenden Spannung verglichen wird.
Als nächstes muß nun sichergestellt werden, daß keine nicht gewollten Kursschlüsse zwischen dem Prüfkontakt 30 und Prüfkontakten, die zu anderen Chipfassungen gehören, vorhanden sind. Der Prüfkontakt 30 ist nur mit dem zur zweiten Chipfassung gehörenden Prüfkontakt 32 und dem zur dritten Chipfassung gehörenden Prüfkontakt 35 verbunden. Deshalb sollten alle zu den anderen Chipfassungen gehörenden Substratanschlüsse auf dem Substrat sich auf einem Spannungsniveau befinden, das sich deutlich von dem an dem Prüfkontakt 30 anliegenden Spannungsniveau unterscheidet« Um dies zu prüfen, wird wieder an Prüfkontakt 30 ein erhöhtes Spannungsniveau angelegt, dann werden die an den Substratansehlussen der nicht mit Prüfkontakt 30 verbundenen Chipfassungen über nach außen geführte Bolzen gemessen. Alle diese Bolsen sollten auf einem Spannungsniveau liegen„ das sich wesentlich von dem an dem Prüf kontakt 30 liegenden Spannungsniveau unterscheidet <■ Wird an irgendeinem der Bolsen eine Spannung gemessen,? die sich der an dem Prüf kontakt 30 liegenden Spannung nähert „ so ist das ein Anzeichen dafür, daß ein Kursschluß zwischen dem Prüfkorrtakt 30 und dem z.u dieser Chip fas sung gehörenden Bolzen vorhanden ist =
Damit ist die Prüfung an dem ersten zu der links oben gelegenen. Chipfasstang gehörenden Prüfkontakt abgeschlossen« Anschließend wird an jedem der anderen 49, zur links-oben gelegenen Chipfassung gehörenden Prüfkontakte in genau derselben Weise geprüft« Ist die Prüfung an allen 50 zur links oben gelegenen Chipfassung gehörenden Prüfkontakte abgesehlossert, wird der Prüf kopf .26 zur nächsten Chipfassung bewegt und dann wiederholt sich das eben beschriebene Verfahren an den 50 zur zweiten Chipfassung gehörenden Prüfkontakten ο Es sei angemerkt, daß es mit fortschreitender Prüfung iamer häufiger vorkommt, daß Leitungen sx^ischen zwei Chipfassungen
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bereits in einer vorhergehenden Prüfung geprüft worden sind. In einem solchen Fall wird der Prüfablauf mittels des Computers so gesteuert, daß eine solche Prüfung nicht zweimal durchgeführt wird.
Zusammenfassend läßt sich sagen, daß in der beschriebenen Weise ein einziger Prüfkopf, der zu irgendeiner Zeit eine einzelne Chipfassung kontaktiert, benutzt wird, um die Leitereigenschaften des mit der kontaktierten Chipfassung in Verbindung stehenden Teil des Leiternetzes auf dem Substrat 10 zu prüfen. Auf diese Weise ist es nicht notwendig, daß gleichzeitig mehr als die zu einer Chipfassung gehörenden Prüfkontakte mit mehr als einem Prüfkopf kontaktiert werden, was wegen der zunehmenden Chipdichte und der zunehmenden Zahl an Prüfkontakten immer schwieriger wird.
Nach dem Abschluß der Prüfung werden alle Prüfchips 20 entfernt. In der hier besprochenen Ausführungsform des Verfahrens werden hierzu die Lötverbindungen zwischen den Prüfchips und dem Substrat geschmolzen und die Prüfchips anschließend abgehoben. Andere Methoden zum Ablösen der Prüfchips sind wohlbekannt. Die Prüfchips können, wie oben ausgeführt, einzeln vom Substrat entfernt werden. Es ist aber auch möglich, gleichzeitig eine ganze Gruppe von Prüfchips zu entfernen mittels eines Verfahrens, bei dem das Substrat erhitzt wird und dann heftig bewegt wird* wobei die Prüfchips praktisch von dem Substrat abgeschüttelt werden. Nach dem Prüfen und dem Entfernen der Prüfchips können die Chips mit integrierten Schaltkreisen auf die Chipfassungen aufgelötet werden. Für den Fall, daß beim Entfernen der Prüfchips etwas Lot auf dem Substat zurückgeblieben ist, kann es nötig sein, vor dem Auflöten der Chips mit integrierten Schaltkreisen solche Lotreste von dem Substrat zu entfernen. Die auf dem Substrat aus Isoliermaterial aufbauende Struktur, bei der jeder Chipfassung ein von außen zugänglicher Bolzen zugeordnet ist und bei der jede Chipfassung von Prüfkontakten umgeben ist, erlaubt es in vorteilhafter Weise Funktionstests an den Chip mit integrierten Schaltkreisen durchzuführen, nachdem dieses auf dem Substrat befestigt worden ist.
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Mit einer solchen Struktur ist es möglich, jeweils ein Chip mit integrierten Schaltkreisen selektiv mittels des von außen zugänglichen Bolzens unter Spannung zu setzen während die anderen Chips ausgeschaltet bleiben. Mit einem Testkopf, wie er in der Fig. 6 dargestellt ist, können die Prüfkontakter die das unter Spannung stehende Chip umgeben kontaktiert werden s wodurch es möglich ist, konventionelle funktioneile Prüfungen mit dem Chip durchzuführen, indem Signale über den Prüfkopf den Prüfkontakten übermittelt werden und die Ergebnisse der Prüfung mit Hilfe der Prüfnadeln ermittelt werden.
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Claims (10)

  1. PATENTANSPRÜCHE
    i.) Verfahren zum Prüfen eines die leitende Verbindung zwischen Chips mit integrierten Schaltkreisen herstellenden Leiternetzes auf einem Substrat, wobei vor dem Befestigen der Chips mit ihren Chipanschlüssen auf den die Chipfassung bildenden Substratanschlüssen das Leiternetz an festgelegten Punkten kontaktiert wird, anschließend an mindestens einem der hergestellten Kontakte an das Leiternetz Spannung angelegt wird und über andere der hergestellten Kontakte an festgelegten Punkten liegende Spannungen abgefühlt werden und schließlich aufgrund von gemessenen Spannungsunterschieden Kurzschlüsse und Unterbrechungen im Leiternetz lokalisiert werden,
    dadurch gekennzeichnet, daß vor dem Prüfen auf den Substratanschlüssen (16,24) Prüfchips (20) befestigt werden, deren Chipanschlüsse (21) den Chips entsprechen und die einen zusätzlichen mit allen Chipansehlüssen (21) über je ein Schaltelement mit Diodencharakter verbundenen gemeinsamen Chipanschluß (23) aufweisen, daß zur Prüfung Spannung an mindestens einen Chipanschluß (21) gelegt wird und daß die Spannungsunterschiede zwischen Chipanschlüssen (21) und/oder zwischen Chipansehlüssen (21) und geraeinsamen Chipansehlüssen (23) gemessen werden.
  2. 2. Verfahren nach Anspruch I, dadurch gekennzeichnet, daß vor dem Prüfen die Prüfchips (20) auf die Chipfassungen (13) aufgelötet und nach dem Prüfen wieder abgelötet werden.
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  3. 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß für jeden Chipanschluß (21) ein mit ihm leitend verbundener Prüfkontakt (18) auf dem Substrat vorgesehen wird, und daß die zu einem Prüfchip (20) gehörenden Prüfkontakte (18) jeweils in identischer Konfiguration um die Chipfassnngen (13) herum angeordnet werden.
  4. 4. Verfahren nach- einem oder mehreren der Ansprüche 1 bis
    3, dadurch gekennzeichnet, daß die gemeinsamen Chipanschlüsse (23) mittels durch das Substrat hindurchgehender Bolzen (25) von außen leitend zugänglich gemacht werden «
  5. 5. Verfahren nach einem oder mehreren der Ansprüche 1 bis
    4, dadurch gekennzeiehent, daß zur Überprüfung der Leitung zwischen einem Prüfkontakt (30) und seinem zugehörigen ehipanschluß die zu einem Prüfchip (20) gehörenden Prüfkonakte (18, 30) gleichzeitig mit Prüfspitzen
    (27) kontaktiert werden, daß dann eine bestimmte Spannung an den Prüfkontakt (30) gelegt wird, anschließend zunächst die Spannung an dem gemeinsamen Chipanschluß (23) abgefühlt wird und dann, nachdem die übrigen kontaktierten Prüfkontakte (18) untereinander kurzgeschlossen und auf ein niedrigeres Spannungsniveau wie der Prüfkontakt (30) gelegt worden sind^ die Spannungen an diesen übrigen Prüfkontakten (18) abgefühlt werden.
  6. 6. - Verfahren nach Anspruch 5? dadurch gekennzeiehent„ daß
    zur Überprüfung der Leitungen zwischen einem dem kontaktierten Chip zugeordneten Prüfkontakt (30) und den Chipanschlüssen anderer Chips eine Spannung an den Prüfkoatakt '(30) gelegt wird, daß dann die Spannung der Reihe nach an den gemeinsamen Chipanschlüssen aller Chips gemessen wird, die mit dem unter Spannung stehenden Prüfkontakt (30) leitend verbunden sind und daß schließlich die Spannungen der R©ih@ nach an den gemeinsamen Chipanschlüs-
  7. 7. Verfahren nach den Ansprüchen 5 und 6, dadurch gekennzeichnet, daß die Prüfungen der Reihe nach an allen Prüfkontakten auf dem Substrat durchgeführt werden.
  8. 8. Verfahren nach einem oder mehreren der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der Prüfablauf mit einem' Computer gesteuert wird.
  9. 9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Wiederholung einer schon durchgeführten Prüfung mittels eines Eingriffs des Computers in den Prüfablauf verhindert wird.
  10. 10. Verfahren nach einem oder mehreren der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß unter Benutzung der Prüfkontakte (18) und der zu den gemeinsamen Chipanschlüssen
    (23) führenden Bolzen (25) nach dem Auflöten der Chips mit integrierten Schaltungen Funktionstests an den Chips durchgeführt werden.
    FI 971 °96 309846/0377
DE2319011A 1972-05-05 1973-04-14 Verfahren zum Prüfen eines Leiternetzes auf einem isolierenden Substrat und Anordnung zur Durchführung des Verfahrens Expired DE2319011C2 (de)

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