DE69219165T2 - Prüf- und Einbrennsystem für einen Wafer und Methode für deren Herstellung - Google Patents

Prüf- und Einbrennsystem für einen Wafer und Methode für deren Herstellung

Info

Publication number
DE69219165T2
DE69219165T2 DE69219165T DE69219165T DE69219165T2 DE 69219165 T2 DE69219165 T2 DE 69219165T2 DE 69219165 T DE69219165 T DE 69219165T DE 69219165 T DE69219165 T DE 69219165T DE 69219165 T2 DE69219165 T2 DE 69219165T2
Authority
DE
Germany
Prior art keywords
layer
conductors
wafer
insulator layer
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69219165T
Other languages
English (en)
Other versions
DE69219165D1 (de
Inventor
Anthony M Chiu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Application granted granted Critical
Publication of DE69219165D1 publication Critical patent/DE69219165D1/de
Publication of DE69219165T2 publication Critical patent/DE69219165T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2856—Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/286—External aspects, e.g. related to chambers, contacting devices or handlers
    • G01R31/2863—Contacting devices, e.g. sockets, burn-in boards or mounting fixtures

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Environmental & Geological Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

    GEBIET DER ERFINDUNG
  • Diese Erfindung betrifft das Testen und Einbrennen von Halbleiter-Vorrichtungen und insbesondere ein System und ein Verfahren zum Testen und Einbrennen ganzer Scheiben vor dem Zerlegen der Scheibe.
    • HINTERGRUND DER ERFINDUNG
  • Die meisten MOS-Halbleiter-Erzeugnisse müssen eingebrannt und getestet werden, um während des Einsatzes auftretende Fehler infolge von Vorrichtungen, die bei der Herstellung fehlerhaft sind, zu vermeiden. Bei manchen Verfahren wird eine Beanspruchung durch ein Prüfen bei erhthten Spannungen verwendet, um fehlerhafte Chips vor der Montage und dem Einbrennen zu erkennen und auszusortieren.
  • Kontaktanordnungen mit einer hohen Anzahl von Anschlußstiften, die den bei herkömmlichen Scheibenprüfsystemen verwendeten ähnlich sind, sind infolge der Schwierigkeit, während des Einbrennzeitraums einen guten Kontakt mit allen Bondkontaktflchen (zwischen 3000 und 6000) zu erhalten, nicht praktisch verwendbar. Dieser Zeitraum kann 20 bis 120 Stunden umfassen. Der Aufbau solcher Einbrennsonden mit einer hohen Anzahl von Anschlußstiften ist teuer, wenn nicht sogar unmöglich.
  • Eine flexible, wiederverwendbare, mittels Schichtabscheidungstechniken hergestellte Kontaktanordnung ist weniger kostspielig als einzelne Stiftsonden, dieser Kontakttyp kann jedoch wegen des natürlichen Oxids auf Aluminium-Bondkontaktflächen nicht bei blanken Aluminium-Bondkontaktflächen verwendet werden. Es ist im allgemeinen ein Schritt erforderlich, bei dem die Bondkontaktflächen erhöht werden oder das Oxid von den Bondkontaktflächen entfernt wird, bevor dieser Typ einer Kontaktanordnung verwendet werden kann. Diese Anwendung ist jedoch gegenüber dem Kontaktdruck sehr empfindlich und wird als praktisch nicht verwendbar angesehen.
  • In EP-A-0 405 586 sind eine Halbleiter-Vorrichtung und ein Verfahren, um diese einzubrennen, offenbart. Eine Halbleiterscheibe weist mehrere IC-Chipbereiche und mehrere auf der Scheibe gebildete Stromversorgungs-Verdrahtungsschichten auf. In einem ersten Beispiel sind die Verdrahtungsschichten in Längsrichtung der Scheibe abwechselnd in den Zerlegungslinienbereichen zwischen den Chipbereichen angeordnet. Eine Schaltung (nicht dargestellt) zur Erzeugung eines Signals zum Steuern der Chiparbeitsweise während des Einbrennvorgangs ist in Chipbereichen oder in Zerlegungslinienbereichen gebildet. In einem zweiten Beispiel sind die Stromversorgungs-Verdrahtungsschichten in jeder der Zerlegungslinienbereiche in Längsrichtung der Scheibe gebildet.
  • In WO-A-88/02603 sind eine Halbleiterscheibe und ein Verfahren, um darauf Leitungsnetze zu testen, offenbart. Eine Matrix von Einzelfeldern integrierter Schaltungen ist auf einem monolithischen Scheibensubstrat angeordnet. Das Substrat weist zwei Ebenen oder Schichten aus strukturiertem Metall auf, um zwei Hauptverbindungsebenen zu bilden. Eine Isolierschicht ist zwischen den Metallschichten und auch zwischen der unteren Metallschicht und dem Substrat angeordnet, falls dieses leitend ist. Verbindungen zwischen den Metallschichten oder zwischen der Metallschicht und dem Substrat können über Durchkontaktlöcher in der Isolatorschicht bzw. den Isolatorschichten hergestellt werden.
  • Das Substrat ist in besondere Gebiete eingeteilt, die für innere Zellen, äußere Zellen, ein Signalanschlußgebiet und Stromanschlußgebiete verwendet werden. Die Zellen sind für die Unterbringung von Chips integrierter Schaltungen und zum Bereitstellen von Bondkontaktflächen für die Signalverbindungen zwischen den Chips und dem Substrat vorgesehen. Kleine Chips können sich eine Zelle teilen, und übergroße Chips können sich über zwei oder mehrere Zellen erstrecken. Um alle Kontaktflächen des Substrats miteinander in jeder möglichen gewünschten Art zu verbinden und weiterhin einige oder alle Kontaktflächen nach außen hin zu verbinden, sind ein Gruppe von Kontaktflächenleitungen und ein Gruppe von Netzleitungen vorgesehen. Die Gruppe von Netzleitungen umfaßt in einer unteren Schicht angeordnete horizontale Netzleitungen und in einer oberen Schicht angeordnete vertikale Netzleitungen.
  • Die vorliegende Erfindung sieht ein Verbindungssystem zum Einbrennen und Testen von Halbleiter-Vorrichtungen vor dem Abtrennen von einer Halbleiterscheibe vor, welches folgendes enthält:
  • eine Halbleiterscheibe mit mehreren darauf befindlichen Halbleiter-Vorrichtungen, wobei die Halbleiter-Vorrichtungen auf der Halbleiterscheibe in Zeilen und Spalten angeordnet sind, wobei jede Halbleiter-Vorrichtung mehrere Bondkontaktflächen und mehrere Kanten aufweist, die die von der Halbleiter-Vorrichtung auf der Scheibe besetzte Fläche begrenzen;
  • eine erste Isolatorschicht auf der Scheibe, wobei die erste Isolatorschicht über den Bondkontaktflächen Öffnungen aufweist;
  • eine erste Schicht aus mehreren Leitern auf der ersten Isolatorschicht, wobei jeder der mehreren Leiter der ersten Schicht über einer der Halbleiter-Vorrichtungen liegt, ohne sich über die mehreren Kanten der Halbleiter-Vorrichtung hinaus zu erstrecken, und an einem Ende mit einer Bondkontaktfläche durch eine der Öffnungen in der ersten Isolatorschicht hindurch verbunden ist und am anderen Ende mit einer Durchkontaktfläche versehen ist, wobei die mehreren Leiter der ersten Schicht in der Zeilenrichtung verlaufen;
  • eine zweite Isolatorschicht, die über der ersten Schicht aus mehreren Leitern gebildet ist und diese bedeckt, wobei die zweite Isolatorschicht Öffnungen über den Durchkontaktflächen aufweist;
  • eine zweite Schicht aus mehreren Leitern auf der zweiten Isolatorschicht, wobei jeder der mehreren Leiter der zweiten Schicht jeweils mit ausgewählten Durchkontaktflächen durch zugehörige Öffnungen in der zweiten Isolatorschicht hindurch verbunden ist, wobei die Leiter der zweiten Schicht in der Spaltenrichtung verlaufen, wobei die mehreren Leiter der ersten Schicht in der Länge so gestaffelt sind, daß jeder der mehreren Leiter der zweiten Schicht jeweilige Durchkontaktflächen jeder der Halbleiter-Vorrichtungen in einer gegebenen Spalte parallel miteinander verbindet; und mehrere Kontakttestpunkte, die auf der Scheibe außerhalb der von den Halbleiter-Vorrichtungen besetzten Fläche angeordnet sind, wobei jeder der Kontakttestpunkte mit einem der Leiter in der zweiten Schicht aus mehreren Leitern verbunden ist.
  • Die vorliegende Erfindung sieht weiterhin ein Verfahren zum Herstellen eines Verbindungssystems für Halbleiter-Vorrichtungen auf einer Scheibe zum Einbrennen und Testen der Halbleiter-Vorrichtungen vor dem Abtrennen von der Halbleiterscheibe, wobei die Halbleiter-Vorrichtungen auf der Halbleiterscheibe in Zeilen und Spalten angeordnet sind, vor, welches die folgenden Schritte enthält:
  • Bilden einer ersten Isolatorschicht auf der Halbleiterscheibe und den darauf gebildeten Halbleiter-Vorrichtungen, wobei jede Halbleiter-Vorrichtung mehrere Bondkontaktflächen und mehrere Kanten aufweist, die die von der Halbleiter-Vorrichtung eingenommene Fläche der Scheibe begrenzen, wobei die erste Isolatorschicht über jeder der Bondkontaktflächen Öffnungen aufweist;
  • Aufbringen einer ersten Metallschicht auf der ersten Isolatorschicht und Ätzen der ersten Metallschicht zur Bildung einer Schicht aus ersten Leitern über der ersten Isolatorschicht, wobei jeder der ersten Leiter über einer zugehörigen Halbleiter-Vorrichtung liegt, ohne über die mehreren Kanten der zugehörigen Halbleiter-Vorrichtung hinauszuragen, wobei jeder der ersten Leiter an einem Ende mit einer Bondkontaktfläche auf der zugehörigen Halbleiter-Vorrichtung verbunden ist und am anderen Ende eine Durchkontaktfläche aufweist, wobei die mehreren Leiter der ersten Schicht in der Zeilenrichtung verlaufen;
  • Bilden einer zweiten Isolatorschicht auf der Schicht aus den ersten Leitern, wobei die zweite Isolatorschicht über jeder der Durchkontaktflächen Durchgangsöffnungen aufweist;
  • Aufbringen einer zweiten Metalischicht auf der zweiten Isolatorschicht und Ätzen der zweiten Metallschicht zur Bildung einer Schicht aus zweiten Leitern auf der zweiten Isolatorschicht, wobei jeder der zweiten Leiter über Durchgangsöffnungen mit zugehörigen Durchkontaktflächen verbunden ist, wobei die Leiter der zweiten Schicht in der Spaltenrichtung verlaufen, wobei die mehreren Leiter der ersten Schicht in der Länge so gestaffelt sind, daß jeder der mehreren Leiter der zweiten Schicht jeweilige Durchkontaktflächen jeder der Halbleiter-Vorrichtungen in einer gegebenen Spalte parallel verbindet; und
  • Bilden von Testpunktkontakten auf der Halbleiterscheibe zur außerhalb der von den Halbleiter-Vorrichtungen besetzten Fläche, wobei jeder Testpunktkontakt mit einem der zweiten Leiter verbunden ist.
  • In der dargestellten Ausführungsform der vorliegenden Erfindung ist zu jeder Bondkontaktfläche auf jedem Halbleiter auf einer Scheibe ein positiver Kontakt hergestellt. Es wird eine Mehrschichtstruktur verwendet.
  • Bei der Mehrschichtstruktur werden Kontakte um die Kante der Scheibe herum gebildet. Eine erste Schicht aus mehreren Leitern wird auf einer Isolierschicht über der Fläche der Scheibe gebildet. Es gibt einen Leiter für jede Bondkontaktfläche auf jeder zu testenden Vorrichtung. Eine zweite Schicht aus Metalleitern wird über der ersten Schicht aus Leitern gebildet. Die zweite Schicht aus Anschlußleitungen verbindet gemeinsame Bondkontaktflächen (beispielsweise den Anschlußstift 1 einer jeden Vorrichtung) miteinander und mit einem Kontakt an der Kante der Scheibe. Auf diese Weise werden die Halbleiter-Vorrichtungen in einer einzigen Spalte von Vorrichtungen auf der Scheibe wirksam parallel miteinander verbunden. Dieses Einbrennverfahren ist für Speichervorrichtungen, bei denen alle Adressenleitungen und Eingabeleitungen gleichzeitig aktiviert werden können, sehr nützlich. Die erste Schicht aus Leitern kann über Schmelzverbindungen mit der zweiten Schicht aus Leitern verbunden werden. Diese Verbindungen können später mittels eines Lasers zum "Abklemmen" nicht arbeitsfähiger oder kurzgeschlossener Vorrichtungen getrennt werden.
  • Der durch die Erfindung gegebene technische Fortschritt sowie deren Ziele werden aus der folgenden Beschreibung einer bevorzugten Ausführungsform der Erfindung, die zusammen mit der begleitenden Zeichnung gelesen werden sollte, und den in den beigefügten Ansprüchen dargelegten neuartigen Merkmalen deutlich.
    • KURZBESCHREIBUNG DER ZEICHNUNG
  • In FIGUR 1 ist eine Halbleiterscheibe mit mehreren darauf gebildeten Bauelementen dargestellt;
  • in FIGUR 2 ist eine vergrößerte Ansicht von drei Vorrichtungen auf der Scheibe dargestellt;
  • in FIGUR 3 sind drei Vorrichtungen mit einer ersten Schicht darauf gebildeter Leiter dargestellt; und
  • in FIGUR 4 sind die drei Vorrichtungen aus Figur 3 mit einer zweiten Schicht darauf gebildeter Leiter dargestellt.
    • BESCHREIBUNG EINER BEVORZUGTEN AUSFÜHRUNGSFORM
  • In FIGUR 1 ist eine Haibleiterscheibe 11 mit mehreren darauf gebildeten Halbleiter-Vorrichtungen 12 dargestellt. Die Scheibe 11 hat eine um die Kante der Scheibe angeordnete Randfläche 13, die keine Vorrichtungen aufweist. Auf der Randf läche 13 sind Testpunkte gebildet, um zum Testen und Einbrennen einen Kontaktzugang für die Halbleiter-Vorrichtungen bereitzustellen, wie nachfolgend beschrieben wird.
  • Figur 2 ist eine vergrößerte Ansicht eines Teils einer Scheibe 11, wobei drei Halbleiter-Vorrichtungen 12 mit darauf gebildeten Bondkontaktflächen 14 dargestellt sind. Die Bondkontaktflächen 14 sind der Kontakt für die Vorrichtung 12.
  • In Figur 3 ist der erste Schritt zum Bilden einer Anschlußschnittstelle für jede der Halbleiter-Vorrichtungen 12 dargestellt. Eine erste Schicht aus Verbindungen wird auf der Oberfläche der Scheibe über jeder einzelnen Halbleiter-Vorrichtung gebildet. Das Verfahren läuft folgendermaßen ab. Ein Klebstoff, beispielsweise ein thermisches Plastikmaterial, wird auf die Scheibe aufgebracht, und es wird daraufhin ein dielektrisches Material, beispielsweise Polyimid, auf den Klebstoff aufgebracht. Das Dielektrikum wird daraufhin strukturiert, um über jeder Bondkontaktfläche 14 eine Öffnung zu bilden. Eine Schicht aus einem ersten Metall, wie TiW, wird auf das Dielektrikum aufgebracht, und es wird daraufhin ein zweites Metall, wie Kupfer, aufgebracht. Die Metallschicht wird daraufhin strukturiert und geätzt, um die Schmelzverbindungsleiter 15 zu bilden, welche freiliegende Leiter sind, die später aufgetrennt werden können, um die kurzgeschlossenen Vorrichtungen zu isolieren. Jeder Leiter 15 wird an einem Ende mit einer Vorrichtungs-Bondkontaktfläche 14 verbunden. Am anderen Ende eines jeden Leiters 15 wird entgegengesetzt zum mit der Vorrichtungs-Bondkontaktfläche verbundenen Ende eine Durchkontaktfläche 16 gebildet.
  • In Figur 4 ist der zweite Schritt zum Bilden einer Anschlußschnittstelle für jede der Halbleiter-Vorrichtungen auf der Scheibe 11 dargestellt. Im Laufe des Prozesses wird ein Dielektrikum auf die Scheibe aufgebracht, das die Leiter 15 und die Durchkontaktflächen 16 bedeckt. Durchkontaktstrukturen werden auf das Polyimid geätzt. Eine zweite Metallschicht, beispielsweise eine TiW-Schicht, der eine Kupferschicht folgt, wird auf das Dielektrikum aufgebracht. Die zweite Metallschicht wird strukturiert und geätzt, um Verbindungsleiter 17 zu bilden. Das Polyimid wird während dieses Maskierungsschritts ebenfalls geätzt, um einen Teil des Leiters 15 (nicht dargestellt) freizulegen. Jeder dieser Leiter verbindet die Durchkontaktflächen auf jeder Vorrichtung in einer bestimmten Spalte. Beispielsweise ist ein Leiter, der eine Verbindung zu einer Durchkontaktfläche herstellt, über den Leiter 15 mit einer jeweiligen Bondkontaktfläche auf jeder Vorrichtung verbunden. Beispielsweise ist ein Leiter 17a über einen jeweiligen Leiter 15 und die Durchkontaktfläche 16 mit Bondkontaktflächen P&sub1;, P&sub2;, und P&sub3; verbunden. Ein jeder Leiter 17 ist mit einem in der nichtstrukturierten Fläche 13 der Scheibe 11 angeordneten Testpunkt 18 verbunden.
  • Möglicherweise hat ein vorläufiger Test der Vorrichtungen auf der Scheibe nicht arbeitsfähige Vorrichtungen geortet. Die nicht arbeitsfähige Vorrichtung wird durch Trennen der Verbindung 15 einer Vorrichtung, beispielsweise durch einen Laserstrahl, getrennt. Nach einem vorläufigen Test auf Stromkreisunterbrechungen und Kurzschlüsse werden die übrigen Vorrichtungen eingebrannt, um zu bestimmen, ob es weitere fehlerhafte Vorrichtungen gibt. Nach dem Einbrennen und einem vorläufigen Test werden die beiden Schichten aus Leitern 15 und 17 entfernt, und die Scheibe wird für die weitere Montage in einzelne Vorrichtungen zerlegt.
  • Ein Vorteil des erfindungsgemäßen Verbindungssystems besteht darin, daß ein vorläufiger Test vor dem Zerteilen der Scheibe in die einzelnen Vorrichtungen parallel vorgenommen werden kann und daß die Verbindung dann für die abschließende Montage und den abschließenden Test der einzelnen Vorrichtungen entfernt werden kann. Um Vorrichtungen in Form einer Scheibe zu testen, ist es erforderlich, den "Ausgangsanschlußstift" (die "Ausgangsanschlußstifte") einer jeden Vorrichtung zu verbinden. Dies wird durch Verwenden einer Sondenkarte oder einer zusätzlichen Metallschicht zum Verbinden der Ausgangsanschlußstifte mit einem geeigneteren Ort auf der Scheibe erreicht.

Claims (2)

1. Verbindungssystem zum Einbrennen und Testen von Halbleiter-Vorrichtungen (12) vor dem Abtrennen von einer Halbleiterscheibe (11), enthaltend:
eine Halbleiterscheibe (11) mit mehreren darauf befindlichen Halbleiter-Vorrichtungen (12), wobei die Halbleiter-Vorrichtungen auf der Halbleiterscheibe (11) in Zeilen und Spalten angeordnet sind, wobei jede Halbleiter-Vorrichtung (12) mehrere Bondkontaktflächen (14) und mehrere Kanten aufweist, die die von der Halbleiter-Vorrichtung (12) auf der Scheibe besetzte Fläche begrenzen;
eine erste Isolatorschicht auf der Scheibe (11), wobei die erste Isolatorschicht über den Bondkontaktflächen (14) Öffnungen aufweist;
eine erste Schicht aus mehreren Leitern (15) auf der ersten Isolatorschicht, wobei jeder der mehreren Leiter (15) der ersten Schicht über einer der Halbleiter-Vorrichtungen (12) liegt, ohne sich über die mehreren Kanten der Halbleiter- Vorrichtung (12) hinaus zu erstrecken, und an einem Ende mit einer Bondkontaktfläche (14) durch eine der Öffnungen in der ersten Isolatorschicht hindurch verbunden ist und am anderen Ende mit einer Durchkontaktfläche (16) versehen ist, wobei die mehreren Leiter (15) der ersten Schicht in der Zeilenrichtung verlaufen;
eine zweite Isolatorschicht, die über der ersten Schicht aus mehreren Leitern (15) gebildet ist und diese bedeckt, wobei die zweite Isolatorschicht Öffnungen über den Durchkontaktflächen (16) aufweist;
eine zweite Schicht aus mehreren Leitern (17) auf der zweiten Isolatorschicht, wobei jeder der mehreren Leiter (17) der zweiten Schicht jeweils mit ausgewählten Durchkontaktflächen (16) durch zugehörige Öffnungen in der zweiten Isolatorschicht hindurch verbunden ist, wobei die Leiter (17) der zweiten Schicht in der Spaltenrichtung verlaufen, wobei die mehreren Leiter (15) der ersten Schicht in der Länge so gestaffelt sind, daß jeder der mehreren Leiter (17) der zweiten Schicht jeweilige Durchkontaktflächen (16) jeder der Halbleiter-Vorrichtungen (12) in einer gegebenen Spalte parallel miteinander verbindet; und
mehrere Kontakttestpunkte (18), die auf der Scheibe (11) außerhalb der von den Halbleiter-Vorrichtungen besetzten Fläche angeordnet sind, wobei jeder der Kontakttestpunkte (18) mit einem der Leiter (17) in der zweiten Schicht aus mehreren Leitern (17) verbunden ist.
2. Verfahren zum Herstellen eines Verbindungssystems für Halbleiter-Vorrichtungen (12) auf einer Scheibe (11) zum Einbrennen und Testen der Halbleiter-Vorrichtungen (12) vor dem Abtrennen von der Halbleiterscheibe (11), wobei die Halbleiter-Vorrichtungen (12) auf der Halbleiterscheibe (11) in Zeilen und Spalten angeordnet sind, enthaltend die Schritte:
Bilden einer ersten Isolatorschicht auf der Halbleiterscheibe (11) und den darauf gebildeten Haibleiter-Vorrichtungen (12), wobei jede Halbleiter-Vorrichtung (12) mehrere Bondkontaktflächen (14) und mehrere Kanten aufweist, die die von der Halbleiter-Vorrichtung (12) eingenommene Fläche der Scheibe begrenzen, wobei die erste Isolatorschicht über jeder der Bondkontaktflächen (14) Öffnungen aufweist;
Aufbringen einer ersten Metallschicht auf der ersten Isolatorschicht und Ätzen der ersten Metallschicht zur Bildung einer Schicht aus ersten Leitern (15) über der ersten Isolatorschicht, wobei jeder der ersten Leiter (15) über einer zugehörigen Halbleiter-Vorrichtung (12) liegt, ohne über die mehreren Kanten der zugehörigen Halbleiter-Vorrichtung (12) hinauszuragen, wobei jeder der ersten Leiter (15) an einem Ende mit einer Bondkontaktfläche (14) auf der zugehörigen Halbleiter-Vorrichtung (12) verbunden ist und am anderen Ende eine Durchkontaktfläche (16) aufweist, wobei die mehreren Leiter (15) der ersten Schicht in der Zeilenrichtung verlaufen;
Bilden einer zweiten Isolatorschicht auf der Schicht aus den ersten Leitern (15), wobei die zweite Isolatorschicht über jeder der Durchkontaktflächen (16) Durchgangsöffnungen aufweist;
Aufbringen einer zweiten Metallschicht auf der zweiten Iso latorschicht und Ätzen der zweiten Metallschicht zur Bildung einer Schicht aus zweiten Leitern (17) auf der zweiten Isolatorschicht, wobei jeder der zweiten Leiter (17) über Durchgangsöffnungen mit zugehörigen Durchkontaktflächen (16) verbunden ist, wobei die Leiter (17) der zweiten Schicht in der Spaltenrichtung verlaufen, wobei die mehreren Leiter (15) der ersten Schicht in der Länge so gestaffelt sind, daß jeder der mehreren Leiter (17) der zweiten Schicht jeweilige Durchkontaktflächen (16) jeder der Halbleiter-Vorrichtungen (12) in einer gegebenen Spalte parallel schalten; und
Bilden von Testpunktkontakten (18) auf der Halbleiterscheibe (11) zur außerhalb der von den Halbleiter-Vorrichtungen besetzten Fläche, wobei jeder Testpunktkontakt (18) mit einem der zweiten Leiter (17) verbunden ist.
DE69219165T 1991-01-11 1992-01-09 Prüf- und Einbrennsystem für einen Wafer und Methode für deren Herstellung Expired - Fee Related DE69219165T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US64019891A 1991-01-11 1991-01-11

Publications (2)

Publication Number Publication Date
DE69219165D1 DE69219165D1 (de) 1997-05-28
DE69219165T2 true DE69219165T2 (de) 1997-08-07

Family

ID=24567262

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69219165T Expired - Fee Related DE69219165T2 (de) 1991-01-11 1992-01-09 Prüf- und Einbrennsystem für einen Wafer und Methode für deren Herstellung

Country Status (5)

Country Link
US (3) US5307010A (de)
EP (1) EP0494782B1 (de)
KR (1) KR100274558B1 (de)
DE (1) DE69219165T2 (de)
TW (1) TW207587B (de)

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5476211A (en) 1993-11-16 1995-12-19 Form Factor, Inc. Method of manufacturing electrical contacts, using a sacrificial member
US5829128A (en) * 1993-11-16 1998-11-03 Formfactor, Inc. Method of mounting resilient contact structures to semiconductor devices
US7511520B2 (en) * 1990-08-29 2009-03-31 Micron Technology, Inc. Universal wafer carrier for wafer level die burn-in
US5663654A (en) * 1990-08-29 1997-09-02 Micron Technology, Inc. Universal wafer carrier for wafer level die burn-in
US5574382A (en) * 1991-09-17 1996-11-12 Japan Synthetic Rubber Co., Ltd. Inspection electrode unit for printed wiring board
US5424651A (en) * 1992-03-27 1995-06-13 Green; Robert S. Fixture for burn-in testing of semiconductor wafers, and a semiconductor wafer
US5457400A (en) * 1992-04-10 1995-10-10 Micron Technology, Inc. Semiconductor array having built-in test circuit for wafer level testing
JPH06230086A (ja) * 1992-09-22 1994-08-19 Nec Corp Ｌｓｉのテスト回路
US5594273A (en) * 1993-07-23 1997-01-14 Motorola Inc. Apparatus for performing wafer-level testing of integrated circuits where test pads lie within integrated circuit die but overly no active circuitry for improved yield
US5399505A (en) * 1993-07-23 1995-03-21 Motorola, Inc. Method and apparatus for performing wafer level testing of integrated circuit dice
US5654588A (en) * 1993-07-23 1997-08-05 Motorola Inc. Apparatus for performing wafer-level testing of integrated circuits where the wafer uses a segmented conductive top-layer bus structure
US20020053734A1 (en) 1993-11-16 2002-05-09 Formfactor, Inc. Probe card assembly and kit, and methods of making same
DE4400118A1 (de) * 1994-01-04 1995-07-06 Siemens Ag Verfahren zum Durchführen von Burn-in-Prozeduren an Halbleiterchips
US6587978B1 (en) 1994-02-14 2003-07-01 Micron Technology, Inc. Circuit and method for varying a pulse width of an internal control signal during a test mode
US5831918A (en) * 1994-02-14 1998-11-03 Micron Technology, Inc. Circuit and method for varying a period of an internal control signal during a test mode
US5532174A (en) * 1994-04-22 1996-07-02 Lsi Logic Corporation Wafer level integrated circuit testing with a sacrificial metal layer
US5698895A (en) * 1994-06-23 1997-12-16 Cubic Memory, Inc. Silicon segment programming method and apparatus
US5554940A (en) * 1994-07-05 1996-09-10 Motorola, Inc. Bumped semiconductor device and method for probing the same
US5448179A (en) * 1994-07-12 1995-09-05 The United States Of America As Represented By The Secretary Of The Air Force Screening of conductors and contacts on microelectronic devices
US6577148B1 (en) * 1994-08-31 2003-06-10 Motorola, Inc. Apparatus, method, and wafer used for testing integrated circuits formed on a product wafer
US5517127A (en) * 1995-01-09 1996-05-14 International Business Machines Corporation Additive structure and method for testing semiconductor wire bond dies
US5952838A (en) * 1995-06-21 1999-09-14 Sony Corporation Reconfigurable array of test structures and method for testing an array of test structures
US5600257A (en) * 1995-08-09 1997-02-04 International Business Machines Corporation Semiconductor wafer test and burn-in
GB2307783B (en) * 1995-09-30 2000-04-05 Motorola Ltd Enhanced security semiconductor device, semiconductor circuit arrangement, and method of production thereof
US5937270A (en) 1996-01-24 1999-08-10 Micron Electronics, Inc. Method of efficiently laser marking singulated semiconductor devices
JPH09330934A (ja) * 1996-06-12 1997-12-22 Toshiba Corp 半導体装置及びその製造方法
US5852581A (en) * 1996-06-13 1998-12-22 Micron Technology, Inc. Method of stress testing memory integrated circuits
US5991214A (en) * 1996-06-14 1999-11-23 Micron Technology, Inc. Circuit and method for varying a period of an internal control signal during a test mode
US6119049A (en) * 1996-08-12 2000-09-12 Tandon Associates, Inc. Memory module assembly using partially defective chips
WO1998007192A1 (en) * 1996-08-12 1998-02-19 Intercell Corporation Memory module assembly using partially defective chips
JPH10135756A (ja) * 1996-10-31 1998-05-22 Mitsumi Electric Co Ltd 回路体における回路特性の調整方法
US5859442A (en) * 1996-12-03 1999-01-12 Micron Technology, Inc. Circuit and method for configuring a redundant bond pad for probing a semiconductor
CA2295541A1 (en) * 1997-05-23 1998-11-26 Sammy K. Brown A system and method for packaging integrated circuits
US6175161B1 (en) 1998-05-22 2001-01-16 Alpine Microsystems, Inc. System and method for packaging integrated circuits
US6233185B1 (en) 1997-08-21 2001-05-15 Micron Technology, Inc. Wafer level burn-in of memory integrated circuits
RU2133522C1 (ru) * 1997-11-03 1999-07-20 Закрытое акционерное общество "Техно-ТМ" Способ изготовления и контроля электронных компонентов
US5952843A (en) * 1998-03-24 1999-09-14 Vinh; Nguyen T. Variable contact pressure probe
US6303988B1 (en) 1998-04-22 2001-10-16 Packard Hughes Interconnect Company Wafer scale burn-in socket
DE59900130D1 (de) * 1998-11-02 2001-07-26 Atg Test Systems Gmbh Vorrichtung zum prüfen von leiterplatten
US6233184B1 (en) 1998-11-13 2001-05-15 International Business Machines Corporation Structures for wafer level test and burn-in
US6417484B1 (en) 1998-12-21 2002-07-09 Micron Electronics, Inc. Laser marking system for dice carried in trays and method of operation
US6262388B1 (en) 1998-12-21 2001-07-17 Micron Electronics, Inc. Laser marking station with enclosure and method of operation
US6348742B1 (en) * 1999-01-25 2002-02-19 Clear Logic, Inc. Sacrificial bond pads for laser configured integrated circuits
US6214180B1 (en) 1999-02-25 2001-04-10 International Business Machines Corporation Method for shorting pin grid array pins for plating
US6261852B1 (en) * 1999-04-19 2001-07-17 Taiwan Semiconductor Manufacturing Company Check abnormal contact and via holes by electroplating method
US6337576B1 (en) 1999-07-19 2002-01-08 Alpine Microsystems, Inc. Wafer-level burn-in
DE19936321C2 (de) * 1999-08-02 2003-12-24 Infineon Technologies Ag Anordnung und Verfahren zum Testen einer Vielzahl von Halbleiterchips auf Waferebene
JP2001135597A (ja) * 1999-08-26 2001-05-18 Fujitsu Ltd 半導体装置の製造方法
US7132841B1 (en) 2000-06-06 2006-11-07 International Business Machines Corporation Carrier for test, burn-in, and first level packaging
US6603323B1 (en) * 2000-07-10 2003-08-05 Formfactor, Inc. Closed-grid bus architecture for wafer interconnect structure
US6528760B1 (en) 2000-07-14 2003-03-04 Micron Technology, Inc. Apparatus and method using rotational indexing for laser marking IC packages carried in trays
US6524881B1 (en) * 2000-08-25 2003-02-25 Micron Technology, Inc. Method and apparatus for marking a bare semiconductor die
JP2002303653A (ja) * 2001-01-30 2002-10-18 Hitachi Ltd 半導体集積回路装置
JP4248761B2 (ja) * 2001-04-27 2009-04-02 新光電気工業株式会社 半導体パッケージ及びその製造方法並びに半導体装置
US6861859B1 (en) * 2001-10-22 2005-03-01 Electroglas, Inc. Testing circuits on substrates
DE10152086B4 (de) * 2001-10-23 2007-03-22 Infineon Technologies Ag Verfahren zum Testen einer Mehrzahl von Bauelementen auf einem Wafer mit einer gemeinsamen Datenleitung und einer gemeinsamen Versorgungsleitung
US6844218B2 (en) * 2001-12-27 2005-01-18 Texas Instruments Incorporated Semiconductor wafer with grouped integrated circuit die having inter-die connections for group testing
US6756244B2 (en) * 2002-01-29 2004-06-29 Hewlett-Packard Development Company, L.P. Interconnect structure
US7169685B2 (en) * 2002-02-25 2007-01-30 Micron Technology, Inc. Wafer back side coating to balance stress from passivation layer on front of wafer and be used as die attach adhesive
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
KR100496862B1 (ko) * 2002-10-01 2005-06-22 삼성전자주식회사 멀티칩패키지의 테스트 장치 및 방법
US7180318B1 (en) * 2004-10-15 2007-02-20 Xilinx, Inc. Multi-pitch test probe assembly for testing semiconductor dies having contact pads
US20070111340A1 (en) * 2005-11-15 2007-05-17 Credence Systems Corporation Method for in-line testing of semiconductor wafers
US7852094B2 (en) * 2006-12-06 2010-12-14 Formfactor, Inc. Sharing resources in a system for testing semiconductor devices
US7462038B2 (en) * 2007-02-20 2008-12-09 Qimonda Ag Interconnection structure and method of manufacturing the same
WO2010032350A1 (ja) * 2008-09-17 2010-03-25 パナソニック株式会社 半導体装置及びその製造方法
US10261123B2 (en) * 2017-08-24 2019-04-16 Micron Technology, Inc. Semiconductor device structures for burn-in testing and methods thereof

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3835530A (en) * 1967-06-05 1974-09-17 Texas Instruments Inc Method of making semiconductor devices
US3702025A (en) * 1969-05-12 1972-11-07 Honeywell Inc Discretionary interconnection process
US3803483A (en) * 1972-05-05 1974-04-09 Ibm Semiconductor structure for testing of metallization networks on insulative substrates supporting semiconductor chips
US3849872A (en) * 1972-10-24 1974-11-26 Ibm Contacting integrated circuit chip terminal through the wafer kerf
US4356379A (en) * 1978-01-13 1982-10-26 Burr-Brown Research Corporation Integrated heating element and method for thermal testing and compensation of integrated circuits
US4281449A (en) * 1979-12-21 1981-08-04 Harris Corporation Method for qualifying biased burn-in integrated circuits on a wafer level
GB2081432B (en) * 1980-08-02 1983-12-21 Wellman Mech Eng Poking system for gasifiers
US4479088A (en) * 1981-01-16 1984-10-23 Burroughs Corporation Wafer including test lead connected to ground for testing networks thereon
US4467400A (en) * 1981-01-16 1984-08-21 Burroughs Corporation Wafer scale integrated circuit
US4426773A (en) * 1981-05-15 1984-01-24 General Electric Ceramics, Inc. Array of electronic packaging substrates
US4611385A (en) * 1982-06-18 1986-09-16 At&T Bell Laboratories Devices formed utilizing organic materials
JPS6065545A (ja) * 1983-09-21 1985-04-15 Hitachi Micro Comput Eng Ltd 半導体装置の製造方法
US4755750A (en) * 1985-04-08 1988-07-05 Sgs Semiconductor Corporation Wafer keys for wafer probe alignment
DE3526485A1 (de) * 1985-07-24 1987-02-05 Heinz Krug Schaltungsanordnung zum pruefen integrierter schaltungseinheiten
US4937203A (en) * 1986-09-26 1990-06-26 General Electric Company Method and configuration for testing electronic circuits and integrated circuit chips using a removable overlay layer
EP0286660B1 (de) * 1986-09-26 1992-03-04 General Electric Company Verfahren und anordnung zum prüfen elektronischer schaltungen und integrierter schaltungschips mit einer lösbaren bedeckungsschicht
US4801869A (en) * 1987-04-27 1989-01-31 International Business Machines Corporation Semiconductor defect monitor for diagnosing processing-induced defects
US4956602A (en) * 1989-02-14 1990-09-11 Amber Engineering, Inc. Wafer scale testing of redundant integrated circuit dies
JP2585799B2 (ja) * 1989-06-30 1997-02-26 株式会社東芝 半導体メモリ装置及びそのバーンイン方法
GB8918482D0 (en) * 1989-08-14 1989-09-20 Inmos Ltd Packaging semiconductor chips
US5037771A (en) * 1989-11-28 1991-08-06 Cross-Check Technology, Inc. Method for implementing grid-based crosscheck test structures and the structures resulting therefrom
US5059899A (en) * 1990-08-16 1991-10-22 Micron Technology, Inc. Semiconductor dies and wafers and methods for making
US5241266A (en) * 1992-04-10 1993-08-31 Micron Technology, Inc. Built-in test circuit connection for wafer level burnin and testing of individual dies

Also Published As

Publication number Publication date
US5532614A (en) 1996-07-02
EP0494782B1 (de) 1997-04-23
US5444366A (en) 1995-08-22
EP0494782A1 (de) 1992-07-15
KR920015499A (ko) 1992-08-27
US5307010A (en) 1994-04-26
KR100274558B1 (ko) 2001-01-15
TW207587B (de) 1993-06-11
DE69219165D1 (de) 1997-05-28

Similar Documents

Publication Publication Date Title
DE69219165T2 (de) Prüf- und Einbrennsystem für einen Wafer und Methode für deren Herstellung
DE2625383C2 (de) Verbindungsträger zur Bildung der elektrischen Verbindungen zwischen Anschlußleitern eines Packungsrahmens und Kontaktierungsstellen mindestens einer innerhalb des Packungsrahmens gelegenen integrierten Schaltung und Verfahren zur Herstellung eines solchen Verbindungsträgers
DE2319011C2 (de) Verfahren zum Prüfen eines Leiternetzes auf einem isolierenden Substrat und Anordnung zur Durchführung des Verfahrens
DE69926241T2 (de) Leiterplatten-verbindungsvorrichtung und herstellungsverfahren
DE69735318T2 (de) Flip-Chip-Halbleiter mit Teststruktur und seine Herstellung
DE2359152C2 (de)
DE69011233T2 (de) Einbrennstruktur für TAB-montierte Chips.
DE19844990A1 (de) Anordnungsstruktur eines Halbleiterbauelements
EP0351581A1 (de) Hochintegrierte Schaltung sowie Verfahren zu deren Herstellung
DE68907782T2 (de) Verfahren zum Herstellen von grossen Halbleiterschaltungen.
DE19714470A1 (de) Drahtbondchipverbindung mit hoher Dichte für Multichip-Module
DE4126757A1 (de) Vorrichtung und verfahren zum hierarchischen bandautomatisierten bonden
DE19835840B4 (de) Herstellungsverfahren für einen Halbleiterchip
EP0838688B1 (de) Vorrichtung und Verfahren zum Prüfen von Leiterplatten
DE602004010116T2 (de) Verfahren und vorrichtung zum testen elektrischer eigenschaften eines zu prüfenden objekts
DE19648475A1 (de) Mikrokontaktstiftstruktur, diese verwendende Prüfkarte und Herstellungsverfahren
DE2341951A1 (de) Verfahren und einrichtung zum pruefen logischer schaltungen
DE19927873C2 (de) Verfahren zum Prüfen von Chip-Scale-Gehäusen für integrierte Schaltungen
DE69019436T2 (de) Adapter für integrierte Schaltkreiselemente und Verfahren unter Verwendung des Adapters zur Prüfung von zusammengebauten Elementen.
DE69432016T2 (de) Verfahren zur Herstellung integrierter Schaltungen und erzeugte Halbleiterscheibe
DE102006008454A1 (de) Kontaktstellenstruktur, Kontaktstellen-Layoutstruktur, Halbleiterbauelement und Kontaktstellen-Layoutverfahren
DE68922381T2 (de) Überwachungsstruktur für Dünnschichtverdrahtungen.
EP0167732B1 (de) Verfahren zur Herstellung eines Basismaterials für eine Hybridschaltung
DE69731713T2 (de) Prüfadaptermodul, das den Zugang zu einer Vorrichtung mit gitterförmig angeordneten Kügelchen (BGA) ermöglicht, ein derartiges Prüfadaptermodul enthaltendes System und Verwendung des Prüfadaptermoduls
DE10017746B4 (de) Verfahren zur Herstellung eines elektronischen Bauteils mit mikroskopisch kleinen Kontaktflächen

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee