RU2133522C1 - Способ изготовления и контроля электронных компонентов - Google Patents

Способ изготовления и контроля электронных компонентов Download PDF

Info

Publication number
RU2133522C1
RU2133522C1 RU97117558A RU97117558A RU2133522C1 RU 2133522 C1 RU2133522 C1 RU 2133522C1 RU 97117558 A RU97117558 A RU 97117558A RU 97117558 A RU97117558 A RU 97117558A RU 2133522 C1 RU2133522 C1 RU 2133522C1
Authority
RU
Russia
Prior art keywords
crystals
group
carrier
components
group carrier
Prior art date
Application number
RU97117558A
Other languages
English (en)
Original Assignee
Закрытое акционерное общество "Техно-ТМ"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Закрытое акционерное общество "Техно-ТМ" filed Critical Закрытое акционерное общество "Техно-ТМ"
Priority to RU97117558A priority Critical patent/RU2133522C1/ru
Priority to US09/119,240 priority patent/US6263563B1/en
Priority to PCT/RU1998/000361 priority patent/WO1999022572A2/ru
Application granted granted Critical
Publication of RU2133522C1 publication Critical patent/RU2133522C1/ru

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/286—External aspects, e.g. related to chambers, contacting devices or handlers
    • G01R31/2863—Contacting devices, e.g. sockets, burn-in boards or mounting fixtures
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/04—Housings; Supporting members; Arrangements of terminals
    • G01R1/0408—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49121—Beam lead frame or beam lead device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49139—Assembling to base an electrical component, e.g., capacitor, etc. by inserting component lead or terminal into base aperture

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Environmental & Geological Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Nitrogen And Oxygen Or Sulfur-Condensed Heterocyclic Ring Systems (AREA)

Abstract

Использование: электронная техника, технология изготовления и контроля полупроводниковых микросхем и полупроводниковых структур. Сущность изобретения: способ изготовления и контроля электронных компонентов заключается в том, что множество кристаллов располагают в пресс-форме, ориентируясь на контактные площадки кристаллов и базовые элементы пресс-формы, изолируют все незащищенные поверхности кристаллов, кроме контактных площадок. Специфика способа заключается в том, что при расположении в пресс-форме кристаллы фиксируют между собой с образованием группового носителя, обеспечивая расположение лицевых поверхностей кристаллов в единой плоскости с одной из поверхностей группового носителя, при этом на эту плоскость наносят одновременно все проводники, необходимые для электротермотренировки и контроля, а также внешний разъем носителя. Одновременно с кристаллами в пресс-форму помещают групповую металлическую рамку, рамку фиксируют одновременно с кристаллами. Групповой носитель может быть также образован гибкой печатной платой, соединенной с жестким основанием. Техническим результатом изобретения является удешевление процессов электротермотренировки и финишного контроля, сокращение длительности технологического процесса сборки и контроля электронного компонента. 11 з.п. ф-лы, 10 ил.

Description

Изобретение относится к электронной технике, в частности к технологии изготовления полупроводниковых интегральных микросхем.
Создание электронных компонентов традиционно включает помимо изготовления полупроводниковых структур очень трудоемкие процессы электротермотренировки (ЭТТ) и финишной проверки полученных кристаллов после их корпусирования. Эти процессы экономически зачастую многократно превышают стоимость изготовления самих кристаллов интегральных схем. Необходимость применения контактирующих устройств еще более усугубляет ситуацию, так как возникает необходимость в изготовлении тысяч достаточно сложных приспособлений с применением драгоценных металлов и при этом обладающих весьма низкой надежностью. Поэтому возникает необходимость удешевления процессов ЭТТ и финишного контроля, чему и посвящено данное изобретение.
Известно техническое решение по международной заявке WO 91/10259 H 01 L 21/66 от 26.12.89 г. "Пригодный для тестирования метод ленточного соединения и инструмент для соединения клином в производстве микросхем".
Компонент электрической схемы закрепляется на временной подложке. Электрические контакты на компоненте соединены с соответствующими контактами подложки для тестирования проволочными или ленточными выводами с использованием соединительного клина, который придает проволочным выводам форму "крыла чайки" с центральными частями, сформированными примыкающими к торцевым частям компонента. Компонент подвергается тестированию во время закрепления на временной подложке посредством сигналов, подаваемых на контакты. Проволочные выводы затем отсоединяются вблизи их соединения с временной подложкой и компонент с оставшимися отделенными частями проволочных выводов удаляется с временной подложки. Проволочные выводы достаточно жесткие и/или приклеены к торцевым частям компонента клеем так, чтобы сохранить их форму после удаления компонента с временной подложки. Компонент затем приклеивается к подложке штатного устройства (микросхемы) и концы проволочных выводов соединяются с контактами подложки устройства.
Известно также решение по европатенту EP 0287451 H 01 L 21/66 от 19.10.88 г. "Способ и устройство для соединения и монтажа электронного компонента при испытаниях".
Способ предусматривает соединение компонента с рамкой, расположенной по периферии компонента с помощью проволочных проводников.
Испытания компонента производят соединяя испытательное оборудование с упомянутой рамкой. После испытаний компонент монтируют на подложке, а соединение компонента с подложкой осуществляют проводниками, соединяющими компонент с рамкой. После соединения проводники перерезают между контактными площадками на подложке и рамкой, после чего убирают рамку.
Оба указанных выше способа позволяют производить групповой контроль кристаллов ИС до окончательного корпусирования. Недостатком этих способов является то, что не решается вопрос с групповой ЭТТ, а также необходимо предварительное контактирование выводов с контактными площадками кристалла, что является достаточно трудоемкой последовательной операцией.
Конструктивное решение по патенту США 3,725,744 H 05 K 1/04 от 11.06.71 г. "Сборка соединителя электрических компонентов" позволяет не только контролировать электронные компоненты, но и использовать конструкцию в качестве сборки 3-D модулей.
Сборка для электрического соединения друг с другом различных миниатюрных электрических компонентов обычно включает плоскую поверхность, такую, как материнская плата, которая удерживает электрические компоненты также, как по меньшей мере одну тонкую изолирующую плату, лежащую в плоскости, находящейся перпендикулярно к поверхности и содержащей множество отверстий, расположенных в соответствии с заранее определенным чертежом схемы. Множество разделенных электропроводных столбиков и по меньшей мере одна электропроводящая шина установлены на противоположных сторонах изолирующей платы и располагаются в поперечных направлениях так, чтобы пересечь вышеупомянутые отверстия в соответствии с заранее определенным чертежом. В этом случае выбранные заранее столбики приварены к заранее выбранным шинам сквозь пересекаемые отверстия и также электрически соединены к разным электрическим компонентам, которые посредством этого соединяют различные электрические компоненты в соответствии с вышеупомянутым заранее определенным чертежом схемы.
Недостатком данного решения является большая трудоемкость первичного монтажа электронных компонентов и сложность извлечения вышедшего из строя компонента.
Известно также техническое решение по патенту США 4,996,630 H 05 K 1/11 от 22.06.93 г. "Электронный корпус гибридного модуля".
Очень большой гибридный модуль для упаковки электронных компонентов состоит из герметичной оболочки, сформированной герметичной подложкой, на которой компоненты смонтированы вместе с герметичной крышкой, закрывающей группы компонентов. Вторая подложка вне герметичной оболочки применена для обеспечения соединений между электронными компонентами.
Данное техническое решение направлено в основном на создание гибридных интегральных схем, однако может быть использовано для контроля бескорпусных компонентов до установки герметизирующих крышек.
Предлагаемый способ изготовления и контроля электронных компонентов заключается, в частности, в том, что электротермотренировку проводят одновременно для всех кристаллов, предварительно опрессованных в пресс-форме. В пресс-форму может быть помещена групповая металлическая рамка с выводами для каждого кристалла, рамку фиксируют одновременно с кристаллами с образованием группового носителя.
Осуществление ЭТТ и контроля в соответствии с изобретением всех кристаллов одновременно позволяет значительно сократить длительность технологического процесса сборки и контроля электронного компонента.
Указанные выше технические решения по европатенту 0287451 и международной заявке WO 91/10259 являются наиболее близкими к заявляемому способу изготовления и контроля электронных компонентов.
Настоящее изобретение осуществляется тем, что в способе изготовления и контроля электронных компонентов, включающем размещение множества кристаллов на групповом носителе, электрическое соединение с ним, проведение групповой электротермотренировки и контроля кристаллов и последующее вычленение годных кристаллов из группового носителя, согласно изобретению кристаллы располагают в пресс-форме, ориентируясь на их контактные площадки и базовые элементы пресс-формы; кристаллы фиксируют между собой преимущественно полимерным материалом, образуя групповой носитель, при этом обеспечивают расположение лицевых поверхностей кристаллов в единой плоскости с одной из поверхностей группового носителя; наносят изолирующий слой на все электрически незащищенные зоны кристаллов, кроме контактных площадок; на единую поверхность группового носителя и кристаллов одновременно наносят проводники, соединяющие контактные площадки кристаллов с внешними контактами, проводники, соединяющие кристаллы между собой и с вешним разъемом группового носителя и обеспечивающие проведение электротермотренировки и контроля, одновременно также образуют и внешний разъем группового носителя; годные кристаллы вместе с отдельными зонами носителя вычленяют из группового носителя и заключают полученный электронный компонент в корпус.
Одновременно с кристаллами в пресс-форму можно поместить групповую металлическую рамку с выводами для каждого кристалла, рамку в этом случае фиксируют одновременно с кристаллами с образованием группового носителя, при этом выводы рамки располагают в той же плоскости, что и лицевые поверхности кристаллов. Для проведения дальнейших операций в групповом носителе предусматривают окна со вскрытием выводов групповой рамки, предназначенных для дальнейшего соединения с контактными площадками кристаллов, а также в носителе изготавливают окна со вскрытием и дальнейшим удалением участков групповой рамки, замыкающих внешние контакты компонентов. При этом возникает опасность вывода из строя компонентов от статического электричества. Поэтому все дальнейшие операции должны производиться с защитой от статического электричества. После проведения этих операций годные компоненты вычленяют из группового носителя, производят формовку внешних выводов, герметизацию полимером и используют компоненты в качестве интегральной схемы, заключенной в полимерный корпус.
Возможен вариант, когда групповая рамка не применяется. В этом случае внешние выводы компонентов образуют сквозными металлизированными отверстиями в групповом носителе и контактными площадками, нанесенными с обратной стороны группового носителя. После проведения ЭТТ и контроля годные компоненты вычленяют из группового носителя, производят герметизацию полимером и используют компоненты в качестве интегральной схемы, заключенной в полимерный корпус.
Групповой носитель может быть выполнен в виде гибкой печатной платы, к которой электрически присоединены кристаллы и на которой нанесены проводники, соединяющие кристаллы между собой и с внешним разъемом группового носителя, причем внешний разъем образуют путем огибания гибкой печатной платы вокруг одной из граней жесткого основания группового носителя и закрепляют гибкую печатную плату к основанию методом, например, приклейки. В этом случае в жестком основании группового носителя выполняют сквозные окна, обеспечивающие вычленение годного кристалла с зонами гибкой печатной платы, необходимыми для дальнейшего использования электронного компонента.
В безрамочных вариантах годные компоненты можно использовать после вычленения из группового носителя в качестве гарантированно годных для традиционных методов сборки, при этом образование внешних контактных выводов компонентов не производят.
На фиг. 1-10 изображены варианты устройства, реализующего способ изготовления и контроля электронных компонентов.
Фиг. 1 - вариант рамочного группового носителя.
Фиг. 2 - фрагмент безрамочного группового носителя.
Фиг. 3 - вариант пленочного группового носителя с применением гибкой печатной платы.
Фиг. 4 - вариант рамочной конструкции после вычленения.
Фиг. 5 - вариант безрамочной конструкции после вычленения.
Фиг. 6 - вариант полимерной конструкции для размещения в стандартных корпусах.
Фиг. 7 - ИС с использованием рамочного варианта конструкции.
Фиг. 8 - ИС с использованием безрамочного варианта конструкции.
Фиг. 9 - ИС в стандартном корпусе с использованием безрамочного варианта конструкции.
Фиг. 10 - ИС в стандартном корпусе с использованием пленочного варианта конструкции.
Множество полупроводниковых кристаллов 1 размещают в технологической оснастке (пресс-форме), ориентируясь на контактные площадки кристаллов 1 и на базовые элементы пресс-формы.
В одном из вариантов (фиг. 1) одновременно в пресс-форму помещают групповую рамку 2, ориентируя ее на те же базовые элементы оснастки, что и кристаллы 1. Рамку 2 изготавливают с учетом взаимного расположения кристаллов 1 в пресс-форме. При этом кристаллы 1 должны размещаться в окнах, образованных выводами 4 рамки 2. Формирование группового носителя 3 производят таким образом, чтобы кристаллы 1 и выводы 4 групповой рамки 2 имели бы общую плоскость с одной из поверхностей носителя 3.
Одновременно в носителе 3 предусматривают окна 5, открывающие зоны соединения выводов 4 с рамкой 2 и окна для обеспечения доступа к выводам 4. В носителе 3 также делают отверстия 6 для последующего соединения проводников 7, расположенных на противоположных сторонах носителя 3. Конфигурация носителя 3 также предусматривает зону будущего плоского разъема 8 и необходимые элементы жесткости 9 группового носителя 3.
После формирования группового носителя 3 одновременно на его лицевую плоскость, лицевую плоскость всех кристаллов 1 и на выводы 4 наносят проводники 7 преимущественно методом вакуумного осаждения. Одновременно также изготавливают внешний плоский разъем 8 группового носителя 3 и наносят необходимые проводники 7 для электротермотренировки (ЭТТ) и контроля кристаллов 1. Все соединения наносят в единой технологической операции, например вакуумным осаждением проводников с использованием свободной маски. При необходимости проводники 7 наносят и на обратную сторону группового носителя 3.
После этого через окна 5 в носителе 3 удаляют зоны соединения выводов 4 с рамкой 2, например, методом вырубки при помощи штампа, размыкая электрически тем самым выводы 4 друг от друга. После этого носитель 3 поступает на ЭТТ и контроль.
Возможен вариант изготовления безрамочного группового носителя (фиг. 2). В этом случае вместо жестких металлических выводов 4 изготавливают сквозные отверстия 6, располагая их по периметру кристаллов 1. Одновременно с нанесением проводников 7 на обе стороны носителя 3 отверстия 6 металлизируют, чем электрически соединяют проводники 7, идущие от кристаллов 1 с контактными площадками 10, расположенными на обратной стороне носителя 3. В этом случае также одновременно формируют разъем 8 и наносят проводники 7, необходимые для ЭТТ и контроля кристаллов 1.
Далее к групповому носителю 3 подключают необходимую стендовую аппаратуру через ответную часть стандартного разъема, помещают носитель 3 в камеру тепла и проводят ЭТТ и контроль в соответствии с техническими условиями на интегральные микросхемы с кристаллами 1.
Одним из вариантов конструкции группового носителя 3 может быть вариант, показанный на фиг. 3 с применением гибкой печатной платы 11 с нанесенными на нее проводниками 7. Кристалл 1 контактными площадками предварительно соединяют электрически с проводниками 7. Под кристаллом 1 делают сквозное отверстие 12 в гибкой печатной плате 11. На гибкой печатной плате 11 изготавливают также ламели внешнего разъема 8, плату изгибают по одной из граней жесткого основания 13 и неподвижно присоединяют к нему методом, например, приклейки, образуя внешний плоский разъем 8 группового носителя 3. В основании 13 предусматривают отверстия 14, необходимые для облегчения вычленения годных компонентов после ЭТТ и контроля. В случае, когда процессы ЭТТ и контроля происходят со значительным выделением тепла, полезно кристаллы 1 разместить внутри отверстий 14, отформовав соответствующие зоны в гибкой печатной плате 11. В этом случае (показанном в правой части фиг. 3) кристалл 1 через теплопроводный материал 15 имеет тепловой контакт с внешним теплоотводом 16. Аналогичное решение применимо и для конструкций, показанных на фиг. 1 и 2.
После проведения ЭТТ и контроля годные кристаллы 1 с зонами носителя 17 и с выводами 4 (фиг. 4) вычленяют из группового носителя 3, например, методом вырубки на штампе. В безрамочном варианте (фиг. 5) годные кристаллы 1 с зонами носителя 17 также вычленяют, например, методом сквозной разрезки через середину отверстий 6, соединяющих контактные площадки кристаллов 1 с выводными контактными площадками 10 носителя 3.
В случае, когда кристалл 1 подлежит дальнейшему корпусированию для обеспечения более высоких эксплуатационных характеристик (фиг. 6), кристалл 1 также вычленяют из носителя 3, например, методом сквозной разрезки, оставляя вокруг кристалла 1 зону носителя 17, необходимую для сохранения целостности кристалла 1. В этом случае в групповом носителе 3 контактных площадок 10 и сквозных отверстий 6, соединяющих их с выводными площадками кристалла 1, не делают, а толщину носителя 3 делают равной толщине кристалла 1.
Для получения корпусированной ИС с жесткими выводами (фиг. 7) металлические выводы 4 годного кристалла 1 формуют под стандартный размер и лицевую часть конструкции дополнительно покрывают слоем полимерного материала 18, например, методом прессования или заливкой компаундом.
Для получения корпусированной ИС с нанесенными выводами (фиг. 8) контактные площадки 10 годного кристалла 1 наращивают, например, гальваническим способом с последующим горячим лужением. Далее лицевую и торцевые части конструкции покрывают слоем полимерного материала 18.
Для получения более высоких эксплуатационных характеристик гарантированно годный кристалл 1 с зоной носителя 17 корпусируется, например, в стандартный керамический корпус 19 (фиг. 9) и контактирует с внешними выводами корпуса сваркой проволокой 20.
В аналогичном случае при использовании компонента, вычленненого из гибкой печатной платы 11 (фиг. 10) и заключенного в стандартный керамический корпус 19, производят сварку проволокой 20 с проводниками 7, расположенными на зоне носителя 17. При этом кристалл 1 расположен лицевой стороной вниз и имеет тепловой контакт с корпусом 19 через теплопроводный материал 15, размещенный в отверстии 12 гибкой печатной платы 11.
Данный групповой способ изготовления и контроля электронных компонентов применим для проведения ЭТТ и контроля практически любых полупроводниковых кристаллов, является высокоэкономичным, так как обеспечивает после герметизации лицевой части кристалла его полное корпусирование. Способ может быть также эффективно применен для изготовления гарантированно годных кристаллов для дальнейшей сборки традиционными методами. При изготовлении трехмерных сборок одновременно с нанесением проводников, обеспечивающих ЭТТ и контроль, наносятся проводники, соединяющие элементы внутри микроплат, что дает дополнительный экономический эффект. Все соединения производятся преимущественно по тонкопленочной технологии, что делает данный способ высоконадежным по сравнению с традиционными способами.

Claims (12)

1. Способ изготовления и контроля электронных компонентов, включающий размещение множества кристаллов на групповом носителе, электрическое соединение с ним, проведение групповой электротермотренировки и контроля кристаллов и последующее извлечение годных кристаллов из группового носителя, отличающийся тем, что кристаллы располагают в пресс-форме, ориентируясь на их контактные площадки и базовые элементы пресс-формы, кристаллы фиксируют между собой преимущественно полимерным материалом, образуя групповой носитель, при этом обеспечивают расположение лицевых поверхностей кристаллов в единой плоскости с одной из поверхностей группового носителя, наносят изолирующий слой на все электрически незащищенные зоны кристаллов, кроме контактных площадок, на единую поверхность группового носителя и кристаллов одновременно наносят проводники, соединяющие контактные площадки кристаллов с внешними контактами, проводники, соединяющие кристаллы между собой и с внешним разъемом группового носителя и обеспечивающие проведение электротермотренировки и контроля, одновременно также образуют и внешний разъем группового носителя, годные кристаллы вместе с отдельными зонами носителя вычленяют из группового носителя и заключают полученный электронный компонент в корпус.
2. Способ по п. 1, отличающийся тем, что одновременно с кристаллами в пресс-форму помещают групповую металлическую рамку с выводами для каждого кристалла, рамку фиксируют одновременно с кристаллами с образованием группового носителя, при этом выводы рамки располагают в той же плоскости, что и лицевые поверхности кристаллов.
3. Способ по п. 2, отличающийся тем, что в групповом носителе предусматривают окна со вскрытием выводов групповой рамки, предназначенных для дальнейшего соединения с контактными площадками кристаллов.
4. Способ по п.2, отличающийся тем, что во время изготовления группового носителя в нем изготавливают окна со вскрытием и дальнейшим удалением участков групповой рамки, замыкающих внешние контакты компонентов.
5. Способ по п.1, отличающийся тем, что групповой носитель выполняют в виде гибкой печатной платы, к которой электрически присоединены кристаллы и на которой нанесены проводники, соединяющие кристаллы между собой и с внешним разъемом группового носителя, причем внешний разъем образуют путем огибания гибкой печатной платы вокруг одной из граней жесткого основания группового носителя и закрепляют гибкую печатную плату к основанию методом, например, приклейки.
6. Способ по п.5, отличающийся тем, что в жестком основании группового носителя выполняют сквозные отверстия, обеспечивающие вычленение годного кристалла с зонами гибкой печатной платы, необходимыми для дальнейшего использования электронного компонента.
7. Способ по п.5, отличающийся тем, что гибкую печатную плату предварительно формуют по конфигурации сквозных отверстий в жестком основании группового носителя, обеспечивая единую плоскость отформованных участков гибкой печатной платы с нижней поверхностью основания.
8. Способ по п.1, отличающийся тем, что внешние выводы компонентов образуют сквозными металлизированными отверстиями в групповом носителе и контактными площадками, нанесенными с обратной стороны группового носителя.
9. Способ по п.2, отличающийся тем, что годные после ЭТТ компоненты вычленяют из рамочного группового носителя, производят формовку внешних выводов, герметизацию полимером и используют компоненты в качестве интегральной схемы, заключенной в полимерный корпус.
10. Способ по п.1, отличающийся тем, что годные после ЭТТ компоненты вычленяют из безрамочного группового носителя, производят герметизацию полимером и используют компоненты в качестве интегральной схемы, заключенной в полимерный корпус.
11. Способ по пп.1 и 5, отличающийся тем, что годные после ЭТТ компоненты вычленяют из группового носителя и используют компоненты в качестве гарантированно годных для традиционных методов сборки, при этом образование внешних контактных выводов компонентов не производят.
12. Способ по пп.1, 2 и 5, отличающийся тем, что в групповом носителе по пп. 1 и 2 или в гибкой печатной плате по п.5 предусматривают изготовление отверстий с частичным или полным вскрытием обратной стороны кристалла для размещения перед ЭТТ в отверстиях теплопроводного материала, обеспечивая тепловой контакт кристалла с внешним теплоотводом при проведении ЭТТ и контроля.
RU97117558A 1997-11-03 1997-11-03 Способ изготовления и контроля электронных компонентов RU2133522C1 (ru)

Priority Applications (3)

Application Number Priority Date Filing Date Title
RU97117558A RU2133522C1 (ru) 1997-11-03 1997-11-03 Способ изготовления и контроля электронных компонентов
US09/119,240 US6263563B1 (en) 1997-11-03 1998-07-21 Method of manufacturing and checking electronic components
PCT/RU1998/000361 WO1999022572A2 (fr) 1997-11-03 1998-11-03 Procede de production et de commande de composants electroniques

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU97117558A RU2133522C1 (ru) 1997-11-03 1997-11-03 Способ изготовления и контроля электронных компонентов

Publications (1)

Publication Number Publication Date
RU2133522C1 true RU2133522C1 (ru) 1999-07-20

Family

ID=20198323

Family Applications (1)

Application Number Title Priority Date Filing Date
RU97117558A RU2133522C1 (ru) 1997-11-03 1997-11-03 Способ изготовления и контроля электронных компонентов

Country Status (3)

Country Link
US (1) US6263563B1 (ru)
RU (1) RU2133522C1 (ru)
WO (1) WO1999022572A2 (ru)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2503086C1 (ru) * 2012-07-27 2013-12-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Московский государственный технический университет имени Н.Э. Баумана" (МГТУ им. Н.Э. Баумана) Способ корпусирования электронных компонентов
RU2504046C1 (ru) * 2012-07-12 2014-01-10 Открытое акционерное общество "Концерн радиостроения "Вега" Способ получения межсоединений в высокоплотных электронных модулях
RU2511007C2 (ru) * 2012-06-20 2014-04-10 Открытое акционерное общество "Концерн радиостроения "Вега" Способ увеличения выхода годных при изготовлении высокоплотных электронных модулей
RU2511054C2 (ru) * 2012-07-27 2014-04-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Московский государственный технический университет имени Н.Э. Баумана (МГТУ им. Н.Э. Баумана) Способ изготовления полупроводниковых приборов
RU2527661C1 (ru) * 2013-02-11 2014-09-10 Открытое акционерное общество "Концерн радиостроения "Вега" Способ группового монтажа кристаллов при сборке высокоплотных электронных модулей
RU2661337C2 (ru) * 2016-07-19 2018-07-16 Акционерное общество "Государственный Рязанский приборный завод" Способ монтажа микросборок в корпус модуля
RU2740788C1 (ru) * 2020-05-12 2021-01-21 Федеральное государственное бюджетное образовательное учреждение высшего образования "Петрозаводский государственный университет" Способ разделения на отдельные микросхемы герметизированной с помощью эпоксидного компаунда мультиплицированной подложки
RU2743451C1 (ru) * 2020-05-12 2021-02-18 Федеральное государственное бюджетное образовательное учреждение высшего образования "Петрозаводский государственный университет" Способ разделения герметизированной с помощью эпоксидного компаунда мультиплицированной подложки на отдельные микросхемы

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7183786B2 (en) * 2003-03-04 2007-02-27 Avago Technologies General Ip (Singapore) Pte. Ltd. Modifying a semiconductor device to provide electrical parameter monitoring
CN1302541C (zh) * 2003-07-08 2007-02-28 敦南科技股份有限公司 具有柔性电路板的芯片封装基板及其制造方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3725744A (en) 1971-06-11 1973-04-03 Ball Brothers Res Corp Electrical component connector assembly
US3805117A (en) 1972-12-12 1974-04-16 Rca Corp Hybrid electron device containing semiconductor chips
US4246595A (en) 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same
US4242720A (en) 1977-09-09 1980-12-30 Donn Moore Integrated circuit mounting board having internal termination resistors
US4514247A (en) 1983-08-15 1985-04-30 North American Philips Corporation Method for fabricating composite transducers
GB2153144A (en) 1984-01-13 1985-08-14 Standard Telephones Cables Ltd Circuit packaging
US4628406A (en) 1985-05-20 1986-12-09 Tektronix, Inc. Method of packaging integrated circuit chips, and integrated circuit package
US4924353A (en) 1985-12-20 1990-05-08 Hughes Aircraft Company Connector system for coupling to an integrated circuit chip
JPS6365632A (ja) 1986-09-05 1988-03-24 Nec Corp 薄型モジユ−ルの製造方法
FR2614134B1 (fr) 1987-04-17 1990-01-26 Cimsa Sintra Procede de connexion d'un composant electronique pour son test et son montage, et dispositif de mise en oeuvre de ce procede
US5640762A (en) 1988-09-30 1997-06-24 Micron Technology, Inc. Method and apparatus for manufacturing known good semiconductor die
US5440240A (en) 1991-06-04 1995-08-08 Micron Technology, Inc. Z-axis interconnect for discrete die burn-in for nonpackaged die
US4981817A (en) 1988-12-29 1991-01-01 International Business Machines Corporation Tab method for implementing dynamic chip burn-in
US4996630A (en) 1989-09-27 1991-02-26 Plessey Electronic Systems Corp. Hybrid module electronics package
DE3937187A1 (de) 1989-11-08 1991-05-16 Philips Patentverwaltung Verfahren zum herstellen von integrierten schaltungen sowie integrierte schaltung
US5007576A (en) 1989-12-26 1991-04-16 Hughes Aircraft Company Testable ribbon bonding method and wedge bonding tool for microcircuit device fabrication
US5157589A (en) 1990-07-02 1992-10-20 General Electric Company Mutliple lamination high density interconnect process and structure employing thermoplastic adhesives having sequentially decreasing TG 's
US5129974A (en) 1990-08-23 1992-07-14 Colorcode Unlimited Corporation Microlabelling system and method of making thin labels
US5118369A (en) 1990-08-23 1992-06-02 Colorcode Unlimited Corporation Microlabelling system and process for making microlabels
DE69219165T2 (de) 1991-01-11 1997-08-07 Texas Instruments Inc Prüf- und Einbrennsystem für einen Wafer und Methode für deren Herstellung
GB2263980B (en) 1992-02-07 1996-04-10 Marconi Gec Ltd Apparatus and method for testing bare dies
DE4204459A1 (de) 1992-02-14 1993-08-19 Siemens Nixdorf Inf Syst Filmtraegermontierter integrierter baustein
DE4232404A1 (de) 1992-09-26 1994-03-31 Diehl Gmbh & Co Verfahren zum Testen eines integrierten Schaltungs-Chips
JP2812627B2 (ja) 1992-10-30 1998-10-22 三菱電機株式会社 テープキャリア、半導体装置試験方法及び装置
US5322446A (en) 1993-04-09 1994-06-21 Minnesota Mining And Manufacturing Company Top load socket and carrier
US5399505A (en) * 1993-07-23 1995-03-21 Motorola, Inc. Method and apparatus for performing wafer level testing of integrated circuit dice
US5570032A (en) 1993-08-17 1996-10-29 Micron Technology, Inc. Wafer scale burn-in apparatus and process
TW353854B (en) 1994-03-14 1999-03-01 Minnesota Mining & Mfg Component tray with removable insert
US5532612A (en) 1994-07-19 1996-07-02 Liang; Louis H. Methods and apparatus for test and burn-in of integrated circuit devices
JP3147666B2 (ja) 1994-07-21 2001-03-19 株式会社村田製作所 積層電子部品およびその製造方法
US5451165A (en) 1994-07-27 1995-09-19 Minnesota Mining And Manufacturing Company Temporary package for bare die test and burn-in
DE19507547C2 (de) 1995-03-03 1997-12-11 Siemens Ag Verfahren zur Montage von Chips
US5696033A (en) 1995-08-16 1997-12-09 Micron Technology, Inc. Method for packaging a semiconductor die

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2511007C2 (ru) * 2012-06-20 2014-04-10 Открытое акционерное общество "Концерн радиостроения "Вега" Способ увеличения выхода годных при изготовлении высокоплотных электронных модулей
RU2504046C1 (ru) * 2012-07-12 2014-01-10 Открытое акционерное общество "Концерн радиостроения "Вега" Способ получения межсоединений в высокоплотных электронных модулях
RU2503086C1 (ru) * 2012-07-27 2013-12-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Московский государственный технический университет имени Н.Э. Баумана" (МГТУ им. Н.Э. Баумана) Способ корпусирования электронных компонентов
RU2511054C2 (ru) * 2012-07-27 2014-04-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Московский государственный технический университет имени Н.Э. Баумана (МГТУ им. Н.Э. Баумана) Способ изготовления полупроводниковых приборов
RU2527661C1 (ru) * 2013-02-11 2014-09-10 Открытое акционерное общество "Концерн радиостроения "Вега" Способ группового монтажа кристаллов при сборке высокоплотных электронных модулей
RU2661337C2 (ru) * 2016-07-19 2018-07-16 Акционерное общество "Государственный Рязанский приборный завод" Способ монтажа микросборок в корпус модуля
RU2740788C1 (ru) * 2020-05-12 2021-01-21 Федеральное государственное бюджетное образовательное учреждение высшего образования "Петрозаводский государственный университет" Способ разделения на отдельные микросхемы герметизированной с помощью эпоксидного компаунда мультиплицированной подложки
RU2743451C1 (ru) * 2020-05-12 2021-02-18 Федеральное государственное бюджетное образовательное учреждение высшего образования "Петрозаводский государственный университет" Способ разделения герметизированной с помощью эпоксидного компаунда мультиплицированной подложки на отдельные микросхемы

Also Published As

Publication number Publication date
WO1999022572A3 (fr) 1999-10-07
US6263563B1 (en) 2001-07-24
WO1999022572A2 (fr) 1999-05-14

Similar Documents

Publication Publication Date Title
JP3410396B2 (ja) 高性能集積回路チップパッケージ
JP5572288B2 (ja) 超小型電子部品パッケージ及びそのための方法
US4891687A (en) Multi-layer molded plastic IC package
US7495179B2 (en) Components with posts and pads
US6558966B2 (en) Apparatus and methods of packaging and testing die
US5258330A (en) Semiconductor chip assemblies with fan-in leads
US6781248B2 (en) Method for encapsulating intermediate conductive elements connecting a semiconductor die to a substrate and semiconductor devices so packaged
US3614541A (en) Package for an electronic assembly
JP4264375B2 (ja) パワー半導体モジュール
JP3020201B2 (ja) ボールグリッドアレイ半導体パッケージのモールディング方法
JPH0621173A (ja) 試験専用接点を有する半導体デバイスの製造方法
EP1189273A2 (en) Semiconductor device and production process
JPH05196692A (ja) 集積回路パッケージのテスト用のコネクタ・アセンブリ
RU2133522C1 (ru) Способ изготовления и контроля электронных компонентов
US6353326B2 (en) Test carrier with molded interconnect for testing semiconductor components
JPS6394645A (ja) 電子装置
JPH0613436A (ja) キャリアのない集積回路パッケージ
EP0548496B1 (en) A mold and a method for manufacturing semiconductor devices of plastics incorporating an exposed heat sink of metal for inspecting the soldered joint
GB2167228A (en) Integrated circuit package
JPH09213878A (ja) 半導体装置
JPH0856100A (ja) 表面取付デバイスを回路板に取り付ける装置
JPH01198351A (ja) 電子素子とそのコンタクトを基板上に固定する方法
RU2134465C1 (ru) Однокристальный модуль ис
US4494170A (en) Decoupling capacitor and method of manufacture thereof
CN113725096A (zh) 半导体封装方法及半导体封装结构

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20071104