DE4232404A1

DE4232404A1 - Verfahren zum Testen eines integrierten Schaltungs-Chips

Info

Publication number: DE4232404A1
Application number: DE4232404A
Authority: DE
Inventors: Peter Gemeinhardt
Original assignee: Diehl GmbH and Co
Current assignee: Diehl Stiftung and Co KG
Priority date: 1992-09-26
Filing date: 1992-09-26
Publication date: 1994-03-31

Description

Die Erfindung betrifft ein Verfahren gemäß dem Oberbegriff des Anspruchs 1 zum Testen eines integrierten Schaltungs- Chips.

Zum Testen eines integrierten Schaltungs-Chips wird dieses beispielsweise in ein zugehöriges PGA (= Pin Grid Array Package) eingesetzt, das in an sich bekannter Weise eine Entflechtung der Anschlußkonfiguration des Schaltungs-Chips bildet. Zeigt sich jedoch beim Testen des dynamischen Verhaltens eines solchen mit einem integrierten Schaltungs- Chip bestückten PGA, daß das IC-Chip dynamisch einen Ausschuß bildet, so muß nicht nur das IC-Chip sondern dieses gemeinsam mit dem PGA verworfen werden. In diesem Fall bildet nicht nur die Assemblierung des IC-Chips mit dem handelsüblichen PGA eine unnütze Montagearbeit, sondern besonders erschwerend ist hierbei der Material- und Herstellungsaufwand für das IC-Chip sowie für das dann zu verwerfende PGA, weil es normalerweise nicht möglich ist, ein als dynamisch ungeeignet erkanntes IC-Chip aus dem entsprechenden PGA wieder auszumontieren, ohne das PGA selbst zu beschädigen.

Um beim Testen eines solchen integrierten Schaltungs-Chips, d. h. eines IC-Chips im ungünstigen Fall nur das IC-Chip verwerfen zu müssen, wurde auch bereits vorgeschlagen, zum Testen eines solchen integrierten Schaltungs-Chips ein sogenanntes Snapstrat anzuwenden, das mit einem zu testenden integrierten Schaltungs-Chip bestückt wird, wobei das Snapstrat zur Entflechtung des IC-Chips mit einer entsprechenden Schaltungsstruktur ausgebildet ist und wesentlich größere Flächenabmessungen besitzt als das zu testende integrierte Schaltungs-Chip. Das Snapstrat ist in der Nachbarschaft des zu testenden Schaltungs-Chips mit Sollbruchlinien ausgebildet, entlang welchen das Snapstrat, das beispielsweise aus einem Keramikmaterial besteht, abgetrennt wird, wenn das auf dem Snapstrat angeordnete Schaltungs-Chip nach Durchführung der entsprechenden Tests als gut befunden worden ist. Zum Testen eines solchen mit einem IC-Chip bestückten Snapstrats ist ein spezieller Adapter erforderlich, der einen erheblichen Aufwand darstellt. Ein weiterer Mangel besteht darin, daß die am Snapstrat ausgebildeten Sollbruchlinien vom zu testenden IC-Chip einen ausreichenden Abstand aufweisen müssen, um das Snapstrat entlang den Sollbruchlinien definiert abbrechen zu können. Das bedeutet jedoch, daß ein derartiges mit dem vom Snapstrat verbleibenden Substrat kombiniertes IC-Chip einen dem besagten verbleibenden Substrat entsprechenden Flächenbedarf besitzt, der oftmals für ein solches integriertes Schaltungs-Chip in einer elektronischen Schaltung, in welcher das Schaltungs-Chip zur Anwendung gelangen soll, nicht zur Verfügung steht.

Ein spezieller Adapter zum Testen eines integrierten Schaltungs-Chips ist aus der EP-A 0 158 432 bekannt. Dieser Adapter bedingt nicht nur einen erheblichen Herstellungsaufwand, sondern außerdem auch eine zugehörige Test-Software, um ein integriertes Schaltungs-Chip mit diesem Adapter geeignet testen zu können.

Ein Adapter zum Testen eines integrierten Schaltungs-Chips ist beispielsweise auch aus der WO 80/00101 oder aus der EP-P 0 131 375 bekannt. Auch bei diesen Adaptern ist es erforderlich, diese mit einer geeigneten Test-Software auszustatten bzw. zu kombinieren, um ein integriertes Schaltungs-Chip dynamisch testen zu können.

Eine Einrichtung zum Prüfen integrierter Schaltungs-Chips mit Testköpfen, einem Adapter und einem geeigneten Rechner ist in der EP-P 0 175 995 beschrieben.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der eingangs genannten Art zum Testen eines integrierten Schaltungs-Chips zu schaffen, mit welchem es einfach und ohne besonderen Adapter bzw. ohne zugehörige Spezial- Software möglich ist, integrierte Schaltungs-Chips dynamisch auszutesten.

Diese Aufgabe wird bei einem Verfahren der eingangs genannten Art erfindungsgemäß durch die Merkmale des kennzeichnenden Teiles des Anspruchs 1 gelöst. Bevorzugte Aus- bzw. Weiterbildungen des erfindungsgemäßen Verfahrens sind in den Unteransprüchen gekennzeichnet. Mit dem erfindungsgemäßen Verfahren ergeben sich die Vorteile, daß zum Testen eines integrierten Schaltungs-Chips kein Spezialadapter erforderlich ist, wie er in bekannter Weise z. B. bei den eingangs erwähnten Snapstrats zur Anwendung gelangt, so daß auch keine an den entsprechenden Adapter angepaßte spezielle Test-Software erforderlich ist, daß das zweckmäßigerweise zum Testen eines integrierten Schaltungs- Chips zur Anwendung gelangende PGA keinen Abfall bildet, weil das getestete Chip mit definierter, relativ kleiner Kraft vom PGA bzw. vom Pseudo-PGA losgelöst und entweder verworfen oder in eine entsprechende elektronische Schaltungsstruktur eingebaut wird, so daß das besagte handelsübliche Test-PGA oder das Test-Pseudo-PGA erneut zum Testen eines IC-Chips zur Verfügung steht. Ein erheblicher Vorteil im Vergleich mit Snapstrats besteht darin, daß das Substrat, auf welchem das zu testende bzw. getestete IC angeordnet ist, nur unwesentlich größer ist als das IC, so daß die Kombination aus Substrat und IC in einer entsprechenden elektronischen Schaltungsstruktur vergleichsweise gut Platz findet. Hierbei handelt es sich z. B. um eine COB (Chip on Board) - oder MCM (mehrere Chips auf einem Substrat) - Technologie.

Weitere Einzelheiten, Merkmale und Vorteile ergeben sich aus der nachfolgenden Beschreibung zweier in der Zeichnung schematisch dargestellter Ausführungsbeispiele von zu testenden integrierten Schaltungs-Chips in Kombination mit einem Test-Adapter. Es zeigen:

Fig. 1 eine Explosionsdarstellung eines integrierten Schaltungs-Chips über einem abschnittweise gezeichneten, längsgeschnittenen Adapter in Gestalt eines handelsüblichen PGA (- Pin Grid Array Package), dessen sogenannte Cavity, d. h. Aussparung, geeignet erfindungsgemäß präpariert ist,

Fig. 2 eine Ansicht entlang der Linie II-II in Fig. 1 auf das abschnittweise gezeichnete PGA,

Fig. 3 eine der Fig. 1 ähnliche Darstellung eines zu testenden integrierten - Schaltungs-Chips räumlich getrennt über einem erfindungsgemäßen sogenannten Pseudo-PGA, das längsgeschnitten abschnittweise dargestellt ist.

Die Fig. 1 und 2 zeigen abschnittweise längsgeschnitten einen Testadapter in Form eines handelsüblichen PGA 10, das eine abgestufte Aussparung 12 mit einer Entflechtungsebene 14 aufweist. An der Entflechtungsebene 14 sind entsprechende Leitungsstrukturen ausgebildet, die mit (nicht gezeichneten) Anschlußpins kontaktiert sind. Auf dem Boden 16 der Aussparung 12 ist im mittleren Bereich ein erstes Element 18 befestigt, das einen Klebestempel mit einer definierten Auflagefläche 20 bildet. Entlang des umlaufenden Randes 22 der Aussparung 12 bzw. des Bodens 16 ist ein zweites Element 24 vorgesehen, das - wie aus Fig. 2 ersichtlich ist - beispielsweise vier Teilelemente 26 gleicher Dicke umfaßt. Die Teilelemente 26 können wie das erste Element 18 am Boden 16 der Aussparung 12 des handelsüblichen PGA fixiert sein.

In der mit dem ersten Element 18 und dem zweiten Element 24 versehenen Aussparung 12 des PGA 10 wird ein auf einem Substrat 28 angeordnetes, zu testendes integriertes Schaltungs-Chip 30, das z. B. mittels Bonddrähten 32 mit der am Substrat 28 ausgebildeten Schaltungsstruktur kontaktiert ist, eingebracht, wobei das Substrat 28 nur an dem durch die Auflagefläche 20 des ersten Elementes 18 genau definierten Klebeabschnitt festgeklebt wird. Der umlaufende Randabschnitt 34 des Substrates 28 liegt hierbei auf dem zweiten Element 24 auf, so daß es problemlos möglich ist, die Schaltungsstruktur des Substrates 28 mit der an der Entflechtungsebene 14 vorgesehenen Schaltungsstruktur z. B. mittels (nicht gezeichneter) Bonddrähte elektrisch leitend zu kontaktieren, um anschließend das derartig mit einem zu testenden IC-Chip 30 bestückte PGA auf einfache Weise austesten zu können. Wird bei diesen Tests festgestellt, daß das IC-Chip 30 alle geforderten technischen Eigenschaften erfüllt, so kann das IC-Chip 30 mit dem Substrat 28 z. B. durch leichte Verdrehung des Substrates 28 relativ zum PGA 10 vom ersten Element 18 gelöst und mit Hilfe eines geeigneten Werkzeuges vom PGA 10 entfernt werden. Bei dem zuletzt erwähnten Werkzeug kann es sich beispielsweise um eine Vakuumpipette odgl. handeln. Das getestete IC-Chip 30 mit dem Substrat 28 kann dann in eine entsprechende integrierte Schaltungsstruktur eingesetzt werden. Das handelsübliche PGA 10 steht dann zum Testen eines weiteren auf einem Substrat 28 angeordneten IC-Chips 30 zur Verfügung. Das Substrat 28 kann hierbei derartig dimensioniert sein, daß es über das IC-Chip 30 nur so weit übersteht, daß die Bonddrähte 32 problemlos angebracht werden können, d. h. das Substrat 28 steht nur geringfügig über das IC-Chip 30 über, so daß der Platzbedarf für den Verbund aus Substrat 28 und IC-Chip 30 minimal ist.

Fig. 3 zeigt abschnittweise längsgeschnitten einen Adapter 10, der als sogenanntes Pseudo-PGA einen Träger 34 beispielsweise aus einem an sich bekannten Leiterplattenmaterial aufweist. Der Träger 34 ist an seiner Oberfläche 36, welche der Entflechtungsebene 14 des PGA 10 gemäß den Fig. 1 und 2 entspricht, mit einer Entflechtungs-Schaltungsstruktur 38 mit Bondpats 40 ausgebildet, die bis in die Nachbarschaft einer ringförmigen Aussparung 42 in der Oberfläche 36 des Trägers 34 reichen. Diese ringförmige Aussparung 42 kann beispielsweise mittels eines geeigneten Kronenbohrers oder mittels eines Fräswerkzeugs hergestellt werden. Im Zentrum der ringförmigen Aussparung 42 verbleibt eine dem ersten Teilelement 18 gemäß den Fig. 1 und 2 entsprechende Erhebung 44, die einen Klebestempel mit einem definierten Klebeabschnitt 46 bildet. Die ringförmige Aussparung 42 weist eine Außenkontur 48 auf, die kleiner ist als die Umfangskontur des Substrates 28, auf dem das zu testende IC-Chip 30 angeordnet ist. Mit der Bezugsziffer 32 sind auch in dieser Figur die Bonddrähte bezeichnet, mit deren Hilfe das IC-Chip 30 mit der Schaltungsstruktur auf dem Substrat 28 elektrisch leitend kontaktiert ist. Das Substrat 28 liegt also mit seinem Umfangsrand 50 auf der Oberfläche 36 des Trägers 34 des Pseudo-PGA auf, so daß es problemlos möglich ist, die Schaltungsstruktur des Substrates 28 mit den Bondpats 40 auf dem Träger 34 mittels z. B. Bonddrähten zu kontaktieren. Bevor die zuletzt genannte Kontaktierung durchgeführt wird, erfolgt ein Festkleben des Substrates 28 am Klebestempel 44 mit seinem definierten Klebeabschnitt 46, d. h. eine definierte Klebung. Nach Durchführung der entsprechenden Tests kann das IC-Chip 30 mit dem zugehörigen Substrat 28 durch leichte Drehung des Substrates 28 relativ zum Träger 34 vom Klebestempel 44 mit vergleichsweise geringem Kraftaufwand abgelöst werden. Handelt es sich um ein IC-Chip 30, das die entsprechenden Tests nicht bestanden hat, so wird das Gebilde aus IC-Chip 30 und Substrat 28 verworfen; wurde das IC-Chip 30 nach Durchführung der entsprechenden Tests als gut befunden, so kann es mit dem Substrat 28 dann in eine entsprechende elektronische Schaltung eingebaut werden. Der Adapter 10 in Gestalt des sogenannten Pseudo-PGA, das wie das in den Fig. 1 und 2 schematisch dargestellte PGA mit (nicht dargestellten) Kontaktstiften ausgebildet sein kann, steht dann wieder zur Aufnahme eines weiteren zu testenden IC-Chips 30 zur Verfügung, das an einem geringfügig größer als dieses ausgebildeten Substrat 28 vorgesehen ist.

Claims

1. Verfahren zum Testen eines auf einem Substrat (28) angeordneten integrierten Schaltungs-Chips (30), das an einem geeigneten Adapter (10) angeordnet wird, um nach Durchführung aller notwendigen Tests bei Bestehen derselben in eine entsprechende elektronische Schaltung eingebaut zu werden, dadurch gekennzeichnet, daß das Chip (30) auf einem mit seinen Abmessungen eng an die Chip-Abmessungen angepaßten Substrat (28) angeordnet wird, daß das mit dem zu testenden Chip (30) versehene Substrat (28) dann an einem eine definierte, im Vergleich zur Grundfläche des Substrats (28) kleine Auflagefläche für das Substrat (28) aufweisenden Adapter (10) angeordnet und an einem Klebeabschnitt (46) der Auflagefläche des Adapters (10) temporär festgeklebt wird, daß der so bestückte Adapter (10) anschließend getestet wird, und daß das Chip (30) mit dem Substrat (28) nach Durchführung der Tests mit relativ geringem Kraftaufwand vom Klebeabschnitt (46) des Adapters (10) gelöst und ggf. in die entsprechende Schaltung eingebaut wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Chip (30) auf einem Substrat (28) angeordnet wird, dessen Abmessungen auf jeder Seite nur um maximal 0,8 bis 1 mm größer sind als die Abmessungen des Chips (30).

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als Adapter (10) ein handelsübliches PGA (Pin Grid Array Package) verwendet wird, das eine entsprechende Aussparung (12) für das auf dem Substrat (28) angeordnete Chip (30) aufweist, wobei auf dem Boden (16) der Aussparung (12) des PGA mindestens ein Element (18, 24) zur Ausbildung der definierten Auflagefläche für das Substrat (28) befestigt wird.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß in einem mittleren Bereich der Aussparung (12) ein erstes, den Klebeabschnitt (46) festlegendes Element (18) und am umlaufenden Rand (22) der Aussparung (12) ein zweites, eine Auflage für das Substrat (28) bildendes Element (24) befestigt wird.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß als zweites Element (24) mindestens zwei Teilelemente (26) gleicher Dicke verwendet werden.

6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß ein Adapter (10) mit ebenflächigem Träger (34) verwendet wird, der nach Art eines PGA mit einer Aussparung (42) ausgebildet ist, durch welche die definierte Auflagefläche für das mit dem zu testenden Chip (30) versehene Substrat (28) festgelegt wird.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß ein Träger (34) aus an sich bekanntem Leiterplattenmaterial verwendet wird, der mit einer ringförmigen Aussparung (42) ausgebildet wird, wobei in dem von der Aussparung (42) umgebenen zentralen Bereich des Trägers (34) der definierte Klebeabschnitt (46) und in der Nachbarschaft des Außenrandes (48) der ringförmigen Aussparung (42) eine Auflagefläche für das mit dem Chip (30) versehene Substrat (28) festgelegt wird.

8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Klebeabschnitt (46) im Adapter (10) geringfügig unter der Auflagefläche für das Substrat (28) ausgebildet wird.